「a bit of a」に関連した英語例文の一覧と使い方(251ページ目) - Weblio英語例文検索

A position detector 21 detects operation information of a master manipulator 3 and, when operation information of the manipulator 3 is fine operation information within 1 bit which is smaller than a prescribed set range for controlling the operation of a slave manipulator 2 set in advance based on the detecting result from this detector 21, a canceling means 32 cancels the transmission of the fine operation information to the side of the manipulator 2.例文帳に追加

位置検出装置２１によってマスターマニピュレータ３の動作情報を検出し、この位置検出装置２１からの検出結果にもとづいてマスターマニピュレータ３の動作情報が予め設定されたスレーブマニピュレータ２の動作制御用の所定の設定範囲よりも小さい１ｂｉｔ以内の微小な動作情報の場合にはキャンセル手段３２によってその微小な動作情報がスレーブマニピュレータ２側に伝達されることをキャンセルするものである。 - 特許庁

This plotting control system which prints to a printing medium in accordance with bit map data stored-in a frame buffer 123 has a printing control means for determining a band to be plotted among a predetermined number of bands on the basis of an input print command, and a color information judgment means for judging whether or not the print command corresponding to the band determined by the printing control means includes a multicolor information.例文帳に追加

フレームバッファ１２３に格納されるビットマップデータに従って印刷媒体に印刷する描画制御システムで、入力される印刷コマンドに基づいて、所定数のバンドの内から描画すべきバンドを決定する印刷制御手段（１００）と、印刷制御手段によって決定されたバンドに対応する印刷コマンドに多色情報が含まれるか否かを判定するカラー情報判定手段（１００）とを配設する。 - 特許庁

This electric driver comprises a clutch mechanism 45 operating so as to interrupt a power transmission from an electric motor 30 to the bit holder 47 when a tightening torque reaches a specified value and a detection means of brake stopping the rotation of an electric motor 1 by detecting the moved position of a movable side member 54 moved pressingly when the driver becomes an unrotatable condition when the tightening torque in the clutch mechanism 45 reaches the specified value.例文帳に追加

締付けトルクが所定値に達した時点で電動モータ３０からビットホルダ４７への動力伝達を遮断するよう作動するクラッチ機構４５と、クラッチ機構に４５おける締付けトルクが所定値に達したのに伴い回転不能状態になることによって押圧移動される可動側部材５４の移動位置を検出することによって電動モータ１の回転を停止させるブレーキ検出手段とを備える。 - 特許庁

A speed conversion section 116 acquires 2nd time information for synchronization management of a moving picture and sound on the basis of a speech conversion request from an external (user) device, newly sets the 2nd time information into 1st time information included in object data separated from a coded bit stream and informs a decoding means 107 of sound object data about a reproduction speed magnification denoted by an external speed conversion request.例文帳に追加

速度変換部１１６は、外部（ユーザ）からの速度変換要求に基づき動画像及び音声の同期管理のための第２の時間情報を取得し、その第２の時間情報を、符号化ビットストリームから分離したオブジェクトデータに含まれる第１の時間情報へ新たに設定し、音声のオブジェクトデータの復号手段１０７に対して、上記外部からの速度変換要求により示される再生速度倍率を通知する。 - 特許庁

In the sense amplifier circuit including a latch circuit formed by connecting two inverters, and two transistors for precharge inserted between a bit line and each output node of the latch circuit to perform precharge operation in response to a sense amplifier activation signal, precharge operation is accelerated by applying predetermined voltage between a substrate and a source of each transistor for precharge, using a substrate bias effect of the transistor and lowering threshold voltage.例文帳に追加

２個のインバータを接続してなるラッチ回路と、ビット線とラッチ回路の各出力ノードとの間に挿入されセンスアンプ活性化信号に応答してプリチャージ動作する２個のプリチャージ用トランジスタとを備えたセンスアンプ回路において、各プリチャージ用トランジスタの基板−ソース間に所定の電圧を印加してトランジスタの基板バイアス効果を利用してしきい値電圧を低下させることによって、プリチャージ動作を高速化する。 - 特許庁

The convolution circuit performing convolutional operation on a digital signal being given comprises a section for splitting each amplitude data of the digital signal into a plurality of bit regions to create a plurality of split data, a section for performing predetermined time sharing convolutional operation on each amplitude data for every split data, and a section for coupling the split data outputted from the operating section for every amplitude data.例文帳に追加

与えられるデジタル信号に対して畳み込み演算を行う畳み込み演算回路であって、デジタル信号のそれぞれの振幅データを、複数のビット領域に分割した複数の分割データを生成するデータ分割部と、それぞれの振幅データに対して、分割データ毎に時分割で所定の畳み込み演算を行い出力する演算部と、演算部が出力する分割データを、振幅データ毎に結合する結合部とを備える畳み込み演算回路を提供する。 - 特許庁

The safety elevator, the operation of which is controlled by executing a control program loaded by CPU 14 from a memory unit to RAM 20, comprises a detection circuit that detects a memory error in RAM 20 (a parity bit generating circuit 16 and a parity check circuit 17) and a log storing circuit 19 that records that a memory error has occurred and corrects the memory error by data stored in the memory unit when the memory error has occurred.例文帳に追加

ＣＰＵ１４を用いて記憶部からＲＡＭ２０へロードされた制御プログラムを実行することで運転制御される安全エレベータにおいて、ＲＡＭ２０のメモリ・エラーを検出する検出回路（パリティビット生成回路１６，パリティチェック回路１７）と、メモリ・エラーが発生したことを記録するログ保存回路１９と、を備え、メモリ・エラーが発生した場合、記憶部に格納されたデータによりメモリ・エラーの訂正を行う。 - 特許庁

There is provided a multi-bit nonvolatile memory device comprising a channel region formed on a semiconductor substrate, a source or a drain forming a shottky contact with the channel region, a central gate electrode formed on a part of the channel region, first and second side wall gate electrodes formed in the channel region outside the central gated electrode, and first and second storage nodes formed between the channel region and the side wall gate electrode.例文帳に追加

半導体基板に形成されたチャンネル領域、チャンネル領域とショットキーコンタクトをなしているソース及びドレイン、チャンネル領域の一部分上に形成された中央ゲート電極、中央ゲート電極の外側のチャンネル領域に形成された第１及び第２側壁ゲート電極、及びチャンネル領域と側壁ゲート電極との間に形成された第１及び第２ストレージノードを備えるマルチビット不揮発性メモリ素子。 - 特許庁

The non-volatile memory element has a plurality of memory transistors disposed on a semiconductor substrate with a NAND string, string selection transistors disposed at one-side ends of the plurality of memory transistors on the semiconductor substrate, ground selecting transistors disposed in other ends of the plurality of memory transistors on the semiconductor substrate, and a bit line electrically connected to the semiconductor substrate and to the gate electrode of the ground selecting transistor.例文帳に追加

本発明は、半導体基板上にＮＡＮＤストリングで配置された複数のメモリトランジスタと、複数のメモリトランジスタ一端の半導体基板上に配置されたストリング選択トランジスタと、複数のメモリトランジスタ他端の半導体基板上に配置された接地選択トランジスタと、半導体基板及び接地選択トランジスタのゲート電極に電気的に連結されたビットラインと、を備える不揮発性メモリ素子である。 - 特許庁

When an address generated from the test pattern generating section 105 coincides with a defective address stored in the fail information storing section 108, a checker pattern is inputted to each memory after relieving processing without changing data from the test pattern generating section 105 by using a data scramble section 107 discriminating whether data inputted to a memory is reversed or not in accordance with a value of the least significant bit of a defective address.例文帳に追加

テストパターン生成部１０５から生成されるアドレスがフェイル情報格納部１０８に格納された不良アドレスと一致した場合に、不良アドレスの最下位ビットの値に応じてメモリへのデータ入力を反転させるかどうかを判定するデータスクランブル部１０７を用いることで、テストパターン生成部１０５からのデータを変更することなく、救済処理後の各々のメモリに対して、チェッカーパターンを入力する。 - 特許庁

To effectively suppress the DC component of an output cord word string by permitting DSV control without applying a redundant bit to the output cord word string, to demodulate by the same demodulator, and to prevent the illegal copy or the like of a disk without causing the deterioration of main information even when copy protection information is embedded in a signal because of difficulty of knowing auxiliary information only with information on a demodulated word.例文帳に追加

本発明は、出力符号語列に冗長ビットを加えることなくＤＳＶ制御が可能となり、出力符号語列のＤＣ成分の効果的に抑圧し、同一の復調器によって復調が可能であり、復調語の情報だけでは補助情報を知り得ることは困難で、そのためコピープロテクト情報をたとえ信号に埋め込んだとしても主情報の劣化は生じさせることなくディスクの不正コピー等が防止可能である。 - 特許庁

To overcome the problem with an apparatus for forwarding packets, wherein a latency to BANK active, read command input, and data output, and a BANK precharge after data transfer are required for accessing data when the apparatus uses a versatile DRAM memory of low bit unit price and large capacity for achieving high-speed access of forwarding information stored in a storage apparatus, and as a result, the transfer efficiency of data is not raised.例文帳に追加

フォワーディング処理を行う装置は記憶装置に格納されたフォワーディング情報の高速アクセスを実現するために大容量でビット単価が安価な汎用のＤＲＡＭメモリ使用する場合にはデータをアクセスするためにＢＡＮＫアクティブ、リードコマンド入力、データ出力までのレイテンシーおよびデータ転送後のＢＡＮＫプリチャージが必要となりデータの転送効率が上がらないことが課題となる。 - 特許庁

This method comprises steps of: setting a first HS-PDSCH code according to a variable "HS-PDSCH Code Index" of an "HS-SCCH less information element before a user equipment activates an HS-SCCH less operation mode; and setting a second HS-PDSCH code according to a Boolean variable of the HS-SCCH reduction information element, wherein the Boolean variable is indicated by one bit.例文帳に追加

方法は、ＵＥでＨＳ−ＳＣＣＨ削減動作（ＨＳ−ＳＣＣＨ ｌｅｓｓ ｏｐｅｒａｔｉｏｎ）モードを起動する前に、ＨＳ−ＳＣＣＨ削減情報要素のうちＨＳ−ＰＤＳＣＨ Ｃｏｄｅ Ｉｎｄｅｘ変数に基づいて第一ＨＳ−ＰＤＳＣＨチャネルコードを設定する段階と、ＨＳ−ＳＣＣＨ削減情報要素のうち、１ビットで表示されるブール変数に基づいて第二ＨＳ−ＰＤＳＣＨチャネルコードを設定する段階とを含む。 - 特許庁

Efficient constant bit rate(CBR) control is attained where the buffer memory capacity is relaxed by using an algorithm based on a mixture of information relating to the preceding analysis of only several slices (GOS) of the entire pictures at present and/or the preceding analysis of a single slice of a preceding picture and of information relating to actual encoding data of the entire preceding pictures.例文帳に追加

本発明によれば、現在の全体的なピクチャのうちの僅かに数個のスライス(ＧＯＳ)の事前分析及び／又は先行するピクチャの１個のスライスの事前分析に関する情報と先行する全体的なピクチャの実際のエンコーディングデータに関する情報との混合に基づくアルゴリズムを使用することにより、バッファメモリ容量条件を減少させた効率的な定ビットレート(ＣＢＲ)制御を実現することが可能である。 - 特許庁

In this data processor which performs the wavelet transform of input data into a plurality of coefficients generates an embedded code stream to the coefficient and processes coded data of the code stream obtained by performing the binary entropy coding of the embedded code stream, there is provided a means for analyzing the code stream and recording a coded bit which each advantage level imparts to the code stream in a header by every coding unit or/and comprehensively.例文帳に追加

入力データを複数の係数にウェーブレット変換し、該係数に対して埋め込み符号ストリームを生成し、該埋め込み符号ストリームをバイナリエントロピー符号化することで得られる符号ストリームの符号化データを処理するデータ処理装置であって、 前記符号ストリームを分析し、各優位度レベルが前記符号ストリームに与えた符号化ビットを符号化単位毎、又は/及び包括的にヘッダに記録する手段を設ける。 - 特許庁

When the system controller 27 discriminates disk identification data ID from TOC and reproducing mode identification data Im is the second reproducing mode which instructs the reproduction of an audio signal of the same quality as a general CD, the circuit 36 selects the side of a terminal (a) to output audio data D6U of the 16 bit/sample outputted from a CIRC decoder 29.例文帳に追加

一方、システムコントローラ２７がＴＯＣからディスク識別データＩＤを判別し、さらに再生モード識別データＩｍが一般的なＣＤと同様の品質のオーディオ信号の再生を指示する第２の再生モードであることを判別したとき、選択回路３６は端子ａ側を選択し、ＣＩＲＣデコーダ２９から出力される上記１６ビット／サンプルのオーディオデータＤ６Ｕを出力するようになされている。 - 特許庁

An electronic device comprises: multiple partially formed thin film transistors, each of which includes some of a gate contact, a source contact, a drain contact, and a semiconductor; a jet-printed material that is deposited on selected partially formed transistors to form completed transistors; and readout electronic devices to detect signals from the transistors and generate an encoded bit stream.例文帳に追加

電子デバイスであって、ゲートコンタクト、ソースコンタクト、ドレインコンタクト、半導体のうちのいくつかを備え、複数の部分的に形成された薄膜トランジスタと、部分的に形成されたトランジスタのうちの選択されたものの上に蒸着され、完全なトランジスタを構成するジェット印刷された材料と、トランジスタからの信号を検出し、符号化されたビットストリームを生成する読み出し用電子機器とを備える。 - 特許庁

A clock gating control circuit 40 imparts a synchronization clock CLK2a to the synchronization register 20 only when discordance between input data and output data of the synchronization register 20 occurs, and a clock gating control circuit 50 imparts a synchronization clock CLK2b to the synchronization register 30 only when discordance between input data and output data of the synchronization register 30 occurs and when a bit width designation signal BT8 is in an L level.例文帳に追加

クロックゲーティング制御回路４０は、同期化レジスタ２０の入力データおよび出力データの不一致が発生したときのみ同期化クロックＣＬＫ２ａを同期化レジスタ２０に与え、クロックゲーティング制御回路５０は、ビット幅指定信号ＢＴ８がＬレベルであり、同期化レジスタ３０の入力データおよび出力データの不一致が発生したときのみ同期化クロックＣＬＫ２ｂを同期化レジスタ３０に与える。 - 特許庁

To provide a PLL synchronization stabilizing method for a bit free CDR by preventing occurrence of multiple synchronization of a PLL frequency and missynchronization at a 2/3 period equivalent to the frequency for input data so as to avoid unstable control over the input data due to jitter at a low speed.例文帳に追加

本発明は入力データをクロックによりデータを２系統に分けて抽出するデータ抽出部と，位相を１８０度ずらしてエラー検出回路によるエラー検出を行うデータ出力部とを備えたビットフリーＣＤＲのＰＬＬ同期安定化方法に関し，入力データに対してＰＬＬ周波数の逓倍同期や２／３の周期での誤同期を防止し，入力データが低速時のジッタによる制御の不安定を防止することを目的とする。 - 特許庁

An exemplary apparatus includes a window comparator 14 operative to generate an output signal having a first value if the input signal is within a desired voltage region; a sampling device 16 operative to sample the output signal; an event array counter 24 representing the number of sampled inputs within one or more desired time offsets and the desired voltage regions; and a trigger processing circuit 26 operative to generate a bit offset signal that controls the counting.例文帳に追加

装置は、入力信号が所望の電圧範囲内にあるときに最初の値をもつ出力信号を発生するウィンドウコンパレータと、前記出力信号をサンプリングするサンプリングデバイスと、１或いはそれ以上の所望の時間オフセットと所望の電圧範囲内でサンプリングされた入力の数を表す事象アレイカウンタと、該カウントを制御するビットオフセット信号を発生するトリガー処理回路を含む。 - 特許庁

The method for encoding digital data includes a stage for generating band expansion information by outputting band-limited data by performing band expansion encoding of digital data, a stage for encoding the band-limited data into a hierarchical structure having a base layer and at least one higher layer so that a bit rate can be adjusted, and a stage for multiplexing the encoded band-limited data and band expansion information.例文帳に追加

デジタルデータを帯域拡張符号化して帯域制限データを出力して帯域拡張情報を生成する段階と、前記帯域制限データを、ビット率を調節可能に基底階層と少なくとも１つの上位階層とを有する階層構造に符号化する段階と、符号化された帯域制限データと前記帯域拡張情報とを多重化する段階とを含むことを特徴とするデジタルデータを符号化する方法である。 - 特許庁

The device includes a window comparator operative to generate an output signal having a first value if the input signal is within a desired voltage region; a sampling device operative to sample the output signal; an event array counter representing the number of sampled inputs within one or more desired time offsets and the desired voltage regions; and a trigger processing circuit operative to generate a bit offset signal that controls the counting.例文帳に追加

装置は、入力信号が所望の電圧範囲内にあるときに最初の値をもつ出力信号を発生するウィンドウコンパレータと、前記出力信号をサンプリングするサンプリングデバイスと、１或いはそれ以上の所望の時間オフセットと所望の電圧範囲内でサンプリングされた入力の数を表す事象アレイカウンタと、該カウンタを制御するビットオフセット信号を発生するトリガー処理回路を含む。 - 特許庁

(iii) The technology (excluding programs) necessary for the design or manufacture of, among microprocessors, microcomputers, or microcontrollers, wherein the bit count of the access width of logic-operations is 32 or more, those having a composite theoretical performance of 530 Mtops per second or more (depending on the types listed in the middle column in the appended table 1, the performance of each shall be listed in the right column of the same table). However, among integrated circuits that fall under any of Article 6, item (i), (c) through (k), the technology necessary for the design or manufacture of those that fall under the following (a) and (b) shall be excluded. 例文帳に追加

三　マイクロプロセッサ、マイクロコンピュータ又はマイクロコントローラであって、論理演算ユニットのアクセス幅のビット数が三十二以上のもののうち、複合理論性能（別表第一の中欄に掲げるものの種類に応じて、それぞれ同表の下欄に掲げるものとする。）が一秒につき五三〇メガ演算以上のものの設計又は製造に必要な技術（プログラムを除く。）。ただし、第六条第一号ハからルまでのいずれかに該当する集積回路のうち、次のイ及びロに該当するものの設計又は製造に必要な技術を除く。 - 日本法令外国語訳データベースシステム

The invention includes: transforming image data into coefficients using the wavelet transform; determining a geometric flow adapted to the coefficients of the image; selecting coefficients to include in neighborhoods based on neighborhood parameters and the geometric flow for the coefficients; using additionally the obtained neighborhood coefficients to generate a prediction error; coding the prediction error to generate a compressed bit stream; and using a plurality of scanning patterns to generate coefficients to interpolate the coefficients of the image.例文帳に追加

ウェーブレット変換を使い画像データを係数に変換し、画像の係数に適応した幾何学的フローを求め、係数の幾何学的フローと近傍パラメータに基づいて近傍に含めるための係数を選択し、得られた近傍の係数も使い予測誤差を生成し、予測誤差を符号化して圧縮ビットストリームを生成すると共に、複数の走査パターンを用いて前記画像の係数を補間する係数を生成する。 - 特許庁

A semiconductor storage device includes: the TRUE side storage transistor and BAR side storage transistor; selection transistors connected between drains of both storage transistors and corresponding bit lines; a word line connected to gates of two selection transistors; a flip-flop composed by cross connecting two CMOS inverters; and two gate transistors connected between the drains of respective storage transistors and corresponding input/output section of the flip-flop.例文帳に追加

ＴＲＵＥ側記憶トランジスタおよびＢＡＲ側記憶トランジスタと、両記憶トランジスタのドレインと対応するビット線との間に接続された選択トランジスタと、２つの選択トランジスタのゲートに接続されたワード線と、２つのＣＭＯＳインバータをクロス接続して構成されたフリップフロップと、各記憶トランジスタのドレインとフリップフロップの対応する入出力部との間に接続された２つのゲートトランジスタとを備える。 - 特許庁

The storage element has an organic compound layer provided between a conductive layer forming the bit lines and a conductive layer forming the word lines, and a layer using a mixture of an inorganic compound and a organic compound is provided as the organic compound layer.例文帳に追加

第１の方向に延びた複数のビット線と、第１の方向と垂直な第２の方向に延びた複数のワード線と、記憶素子部を備えたメモリセルと、複数のメモリセルからなるメモリセルアレイとを有し、記憶素子部は、ビット線を構成する導電層とワード線を構成する導電層との間に設けられた有機化合物層を有し、当該有機化合物層に、無機化合物と有機化合物とを混合して設けられた層を設けることを特徴としている。 - 特許庁

This servo frame recorder is provided with: a sector information rearrangement part 21 for rearranging the bit string of the sector information indicated as a binary value; a first composition part 23 for generating composite data by combining the sector information rearranged by the sector information rearrangement part 21 and track information by exclusive OR; and a write part 51 for writing the composite data generated by the first composition part 23 to a servo frame.例文帳に追加

バイナリ値として表わされたセクター情報のビット列の並び替えを行なうセクター情報並び替え部２１と、このセクター情報並び替え部２１によって並び替えられたセクター情報と、トラック情報とを排他的論理和で合成することによって合成データを生成する第１合成部２３と、この第１合成部２３によって生成された合成データをサーボフレームに書き込む書込部５１とをそなえるように構成する。 - 特許庁

The Cambell measurement system 5 is provided with a summing operation means 9 for summing a plurality of sampling values composing data S1 and obtaining a second digital data S2 having an accuracy with larger bit number than the data S1, a power operation means 10 for obtaining a square average based on the data S2 and the Cambell measurement means 11 converting the square average to reactor power.例文帳に追加

キャンベル計測系５は、変換器３からの第１のディジタルデータＳ１を成す複数個のサンプリング値を足し合わせてそのデータＳ１よりもビット数の大きい精度をもつ第２のディジタルデータＳ２を取得する和演算手段９と、このデータＳ２に基づいて２乗平均値を求めるパワー演算手段１０と、その２乗平均値を原子炉出力に変換して評価するキャンベル計測評価手段１１とを備える。 - 特許庁

A user terminal device 3 holds a 1-bit transaction identification flag indicating whether a current transaction processing is being conducted or has been completed, does not transmit a commit message in each transaction processing except the last one among continuous multiple transaction processings, and transmits the transaction identification bit in place of the omitted commit message during transmission of second and subsequent request messages.例文帳に追加

ユーザ端末装置３は、現在のトランザクション処理について処理中であるか処理済みであるかを示す１ビットのトランザクション識別フラグを保持し、連続する複数回のトランザクション処理における最終回を除く各トランザクション処理においてコミットメッセージを送信しないで、２回目以降の要求メッセージの送信時に、省略されたコミットメッセージの代わりに前記トランザクション識別ビットを送信する。 - 特許庁

This device is provided with plural word lines, plural bit lines, plural cells, a memory cell array consisting of plural cell blocks provided with plural cell power lines supplying power source voltage to the cells, plural row decoders, and plural cell power relieving circuit cutting off selectively only connection of a cell power line supplying power source line to the defective cell and a power source when a defective cell in which standby current failure occurs exists.例文帳に追加

複数個のワードラインと、複数個のビットラインと、複数個のセルと、前記セルに電源電圧を供給する複数個のセルパワーラインを具備した複数個のセルブロックとからなるメモリセルアレイと、複数個のローデコーダー回路と、スタンバイ電流不良が発生した不良セルが存在する場合、前記不良セルに電源電圧を供給するセルパワーラインと電源との間のみを選択的に遮断する複数個のセルパワー救済回路とを備える。 - 特許庁

The electronic device is provided with first to n-th electrode patterns (patterns A and B) formed to arrange electrodes respectively; contacts brought into contact with the first to n-th electrode patterns; and a n-bit output point consisting of first to n-th output points IA and IB in response to presence of a contact state of the first to n-th electrode patterns by them.例文帳に追加

それぞれ電極が配列されて形成された第１〜第ｎの電極パターン（パターンＡ，Ｂ）と、基準位置を中心として正方向及び逆方向に操作可能とされ、第１〜第ｎの電極パターンと接触する接触子と、それぞれが第１〜第ｎの電極パターン上の電極と上記接触子の接触状態の有無に応じた値を出力する第１〜第ｎの出力点ＩＡ、ＩＢから成るｎビット出力点を設ける。 - 特許庁

The hierarchical decoder is provided with two high efficiency decoders 101, 102 that receive two compressed bit streams and decode them for each layer and with a resolution converter 103 that has a filter to regulate the resolution between layers of video image signals decoded for each layer and that the filter characteristic of the filter is selected to emphasize a prescribed frequency band of the video image signals decoded by each layer.例文帳に追加

２個の圧縮ビットストリームを入力し、各階層ごとに復号化する２個の高能率復号化器１０１，１０２と、各階層ごとに復号化された映像信号の、各階層間における解像度を調節するためのフィルタを有する解像度変換器１０３とを備え、フィルタのフィルタ特性が、各階層ごとに復号化された映像信号の所定の周波数帯域を強調するように設定されていることを特徴とする階層型復号化装置。 - 特許庁

The low bit rate coding apparatus for coding image data obtained by interlace scanning generates block non-interlace data and block interlace data, selects either one of the generated data, codes the selected data, adds information indicating the selected data to the coded data, and uniformly codes the image data in a series of process including the coding by a pair of predetermined basic processing blocks continued in a common vertical direction.例文帳に追加

インターレース走査により得られる画像データを符号化する高能率符号化装置では、ブロックノンインターレースデータとブロックインターレースデータとを生成し、当該生成されたそれぞれのデータの内のいずれか一方のデータを選択して符号化を行い、どちらのデータを選択したかを示す情報を上記符号化されたデータに付加し、そして、これら符号化を含む一連の処理における画像データを、共通な垂直方向に連続するペアの所定の基本処理ブロックによって統一的に行う。 - 特許庁

The system and method for reconstruction of video information lost as a result of transmission errors have four aspects, including: (1) changing the bit and/or packet rate; (2) inserting redundant information into the video bitstream; (3) providing automatic refresh of certain regions of the video on a periodic basis; and (4) interleaving coded macroblocks into diversity groups for transmission to spatially spread the effect of lost packets.例文帳に追加

伝送誤りの結果として失われたビデオ情報を再構築するためのシステムおよび方法は四つの側面がある：（１）ビットレートおよび／またはパケットレートを変える、（２）冗長情報をビデオビットストリームに挿入する、（３）ビデオの、ある領域の周期的な自動リフレッシュを提供する、（４）符号化された諸マクロブロックを送信のためにいくつかの多岐グループにインターリーブすることにより紛失パケットの影響を空間的に拡散させる。 - 特許庁

By the scalable non-loss audio encoder/decoder and the method thereof, a loss encoded loss bitstream is multiplexed with a non-loss bitstream, the streams are generated, transmitted as one output bitstream, a loss audio signal formed by restoring only the loss bitstream from the output bit stream or a non-loss audio signal formed by restoring all of the loss bitstream and the non-loss bitstream and mixing them is selectively restored.例文帳に追加

スケーラブル無損失オーディオ符号化／復号化装置及びその方法によれば、損失符号化された損失ビットストリームと無損失符号化された無損失ビットストリームとを多重化して１つの出力ビットストリームとして生成して伝送し、前記出力ビットストリームから損失ビットストリームのみを復元した損失オーディオ信号または損失ビットストリーム及び無損失ビットストリームを全て復元して混合した無損失オーディオ信号を選択的に生成しうる。 - 特許庁

To provide a codeword generating and mapping method with which high efficiency is provided in terms of recording density by using a short codeword bit as a main conversion codeword length, and an excellent DC suppression capability is provided for code streams by locating codewords to hold the DC suppression capability for code streams even when replacing a codeword with the other codeword without satisfying run length conditions between codewords.例文帳に追加

短いコードワードビットを主変換コードワード長さとして使用することにより記録密度側面にて高い効率性を提供し、またコードワード間にランレングス条件を満足せずにコードワードを他のコードワードに代える場合にもコード列のＤＣ抑圧能力を保持すべくコードワードを配することによりコード列の優秀なＤＣ抑圧能力を備えるコードワード生成及び配置方法を提供する。 - 特許庁

This information encoding device is equipped with a ring buffer 10, to which (n)-bit data including a terminating code can be inputted in parallel, n/2 number of convolutional encoding circuits which perform convolutional encoding of the bits of even-numbered inputted data of the ring buffer 10, and multiplexers 17 to 19 which input the bits generated by the respective convolutional encoding circuits and outputs them sequentially serial.例文帳に追加

本発明の情報符号化装置は、終結符号を含むｎビットのデータをパラレルに入力可能なｎビット(０〜ｎ−１)のリングバッファ１０と、リングバッファ１０の偶数番に入力されたデータのビットに対し畳込み符号化を行うｎ／２個の畳込み符号化回路１１〜１６と、各畳込み符号化回路により生成されたビットをパラレルに入力し、順次シリアルに出力するマルチプレクサ１７〜１９とを備える。 - 特許庁

When a mobile communication terminal is moving at a high speed, a neighbor which is set for the high speed movement by the determination bit is used, so that the frequency of the handover is suppressed, the omission of data and the fluctuation in the rate are suppressed, and the stable handover communication is made possible.例文帳に追加

無線基地局で保持しているハンドオーバーを行なうネイバーリストに高速移動用に使用するかどうかの判定を行なうビットを用意し、高速移動用で使用するのであれば”１”高速移動用で使用しなければ”０”という様にネイバーリスト設定しておくことが可能であり、移動通信端末が高速移動している際には、上記判定ビットで高速移動用の設定がされているネイバーを使用しハンドオーバーの発生頻度を抑え、データの欠落や、レートの揺らぎを抑えて、安定的なハンドオーバー通信を可能とする。 - 特許庁

The semiconductor integrated circuit includes an address control circuit that generates a carry on activation of a test mode signal according to a column instruction word when the least significant bit of an external address is fixed, latches an initial internal address to the external address, combines the latched initial internal address and the carry to output the address successively increasing from the initial internal address by the carry.例文帳に追加

本発明の半導体集積回路は、外部アドレスの最下位ビットが固定にされる場合に、コラム命令語に応じて、テストモード信号が活性化すればキャリーを生成し、前記外部アドレスを初期内部アドレスにラッチして、ラッチされた前記初期内部アドレスと前記キャリーとを組み合わせることで、前記キャリーにより前記初期内部アドレスから順次増加するアドレスを出力するアドレス制御回路を含む。 - 特許庁

When a start edge timing (a start timing) of transmission data TXD start bit is detected, the transceiver samples the transmission data TXD at the time of second sampling edge after the start timing using a sampling SCK having four sampling edges per one bus clock BCK cycle after synchronizing to the bus clock BCK, and afterwards, samples (latches) the transmission data TXD at every four sampling edge timing.例文帳に追加

送信データＴＸＤのスタートビットの開始エッジのタイミング（開始タイミング）が検出されると、バスクロックＢＣＫに同期し、そのバスクロックＢＣＫの１周期当たり４個のサンプリング用エッジを有するサンプリングＳＣＫを用い、開始タイミングを起点として２個目のサンプリング用エッジのタイミングで送信データＴＸＤをサンプリングし、以後、４個目のサンプリング用エッジのタイミング毎に、送信データＴＸＤをサンプリング（ラッチ）する。 - 特許庁

As you know, three financial institutions expressed willingness to apply for the use of the law at an early date. Under the Revised Act on Special Measures for Strengthening Financial Functions, the responsibility of managers of financial institutions will not be pursued. Many managers of Shinkin banks and credit cooperatives are strongly independent-minded, so frankly speaking, I had a bit of expectation that some of them would express willingness to apply for the use of the law after its enactment on June 22. 例文帳に追加

早い時点でご存じのように3社に手を挙げて頂きまして、（改正）金融機能強化法では、金融機関にとってはまず経営者の責任は一切問わないと、そういうことですし、またこれは信用金庫、信用組合であれば非常に独立心の強い経営者が多いところでございますので、率直に言えば、法律が6月22日に（国会を）通れば少しは手を挙げてくるのかなというふうな、実は予想をしなかったこともないのでございます。 - 金融庁

On the other hand, most FTAs/EPAs and BITs provide an “investor-to-state” dispute settlement procedures for investment cases, under which the investor may submit a dispute with the host country to arbitration when the investor suffers any damages due to a breach of any provision of the agreement by the host country, and may receive pecuniary compensation from the host country if the arbitration body finds any breach of the agreement by the host country1.例文帳に追加

一方で、大多数のFTA/EPA の投資章及びBIT は、投資案件に対象を限定した手続として、投資受入国が協定の規定に反する行為を行ったことで投資家が損害を被った場合、投資家は受入国を相手どって当該紛争を仲裁に付託することができ、仲裁機関が受入国の協定違反を認定した場合、投資家は受入国から金銭等による補償を受けることができるとする「投資家対国家」の紛争解決手続を設けている（注）。 - 経済産業省

If you would set the setuid bit, any user would be able to run this application (or any user of a certain group, depending on the permissions used).You can (and probably even should) require the user to provide a password when he wants to execute the application and you can even fine-tune the permissionsbased on the user's location: logged on from the system itself or through SSHfrom a remote site.例文帳に追加

もし、setuidビットをセットすれば、どのユーザでもこのアプリケーションを実行できてしまうでしょう。 (用いられるパーミッションにもよりますが、特定のグループに所属するユーザについても同様です)ユーザに対し、アプリケーション実行時にパスワードの提示を求めることは可能であり(おそらく、そうするべきですが)、ユーザのロケーション−直接システムからログオンしているか、もしくは遠隔地からSSHを使用してログオンしているか−をベースに、許可を微調整することさえできるのです。 - Gentoo Linux

The programmable integrated circuit device includes: the register configured to store a value of at least one bit, which is coupled to an applied voltage source; the overvoltage detection circuitry configured to detect a voltage produced by the applied voltage source and generate an overvoltage signal if the detected voltage is greater than or equal to a trigger voltage; and the logic circuitry configured to clear the register in response to the generated overvoltage signal.例文帳に追加

少なくとも１ビットの値を格納するように構成されているレジスタであって、該レジスタは、印加された電圧源に結合されている、レジスタと、過電圧検出回路であって、該過電圧検出回路は、該印加された電圧源によって発生された電圧を検出することと、検出された電圧がトリガー電圧よりも高いか、または等しい場合に、過電圧信号を生成することとを行うように構成されている、過電圧検出回路と、ロジック回路であって、該ロジック回路は、該生成された過電圧信号に応答して、該レジスタをクリアにするように構成されている、ロジック回路とを含む、プログラマブル集積回路デバイス。 - 特許庁

The reference column has reference bit lines BL_ref coupled to both ends of the second plurality of nonvolatile magnetoresistive elements and reference digit lines DL_ref0 coupled to the series-connected second plurality of nonvolatile magnetoresistive elements so as to transmit an intermediate point resistance between Rmax and Rmin based on a whole resistance of the second plurality of nonvolatile magnetoresistive elements.例文帳に追加

基準列は、該直列接続された第２の複数の不揮発性磁気抵抗エレメントの両端に結合された基準ビットラインＢＬ_ｒｅｆと、第２の複数の不揮発性磁気抵抗エレメントの全抵抗に基づいてＲｍａｘおよびＲｍｉｎ間の中間点抵抗を伝達するように前記直列接続された第２の複数の不揮発性磁気抵抗エレメントに結合された基準ディジットラインＤＬ_ｒｅｆ０とを有する。 - 特許庁