「ChIP」に関連した英語例文の一覧と使い方(927ページ目) - Weblio英語例文検索

A wavelength variable laser device has a gain chip having a gain part 106 and a phase adjustment region 107, a current source 601 for making a positive current flow to the phase adjustment region, a voltage source 603 for applying negative voltage to the phase adjustment region, and a control part 601 for selectively driving the current source or the voltage source according to the direction of a wavelength shift.例文帳に追加

ゲイン部１０６と位相調整領域１０７を有するゲインチップ、位相調整領域に正方向電流を流す電流源６０１、位相調整領域に負方向電圧を印加する電圧源６０３、波長シフトの方向に応じて電流源あるいは電圧源を選択的に駆動する制御部６０１を有する。 - 特許庁

This liquid collection device 1, which is a portable device for collecting a sweat component from a finger skin, has a collection part 11 for collecting the sweat component from a finger by inserting the finger, and a cassette storage part 13 for storing detachably a sensor chip T as a cassette container for recovering the sweat component.例文帳に追加

液体収集装置１は、指の皮膚からの汗成分を収集するための携帯可能な装置であり、液体収集装置１は、指を挿入して指から汗成分を収集するための収集部１１と、汗成分を回収するカセット容器としてのセンサーチップＴを着脱可能に納めるカセット収容部１３と、を有する。 - 特許庁

To provide a semiconductor device in which a plurality of semiconductor chips are stacked, wherein a semiconductor element formed in a semiconductor chip is prevented from deteriorating in terms of an electric property and from being physically damaged, and wire bonding strength is prevented from dropping, and further a wiring pitch for relaying a wire-bonding wire can finely be formed.例文帳に追加

複数の半導体チップが積層される構成において、半導体チップ内に形成された半導体素子の電気的特性の劣化と物理的破壊とを防止するとともに、ワイヤボンディング強度を低下させることなく、また、ワイヤボンディング用ワイヤを中継させるための配線の配線ピッチを微細に形成できる半導体装置を提供する。 - 特許庁

A first ring structure 8 punched from a sheet or tape made of a polymer of tetrafluoroethylene and hexafluoropropylene and a second ring structure 13 punched from a sheet made of polytetrafluoroethylene are fitted in and mounted to the root of the anode rod 3, overlapped in close vicinity to each other so as for the first ring structure to be located on one side of an anode chip.例文帳に追加

陽極棒３の付け根部に，テトラフルオロエチレンとヘキサフルトロプロピレンとの重合体製のシート又はテープから打ち抜いて成る第１リング体８と，ポリテトラフルオロエチレン製記シートから打ち抜いて成る第２リング体１３とを，前記第１リング体が前記陽極チップ片側に位置するように互いに密接して重ねて被嵌・装着する。 - 特許庁

To provide a method for manufacturing a semiconductor device which can improve productivity and can also enhance a yield, related to the method for manufacturing the semiconductor device equipped with a heat radiation support member which radiates heat generated from a semiconductor chip while being provided in a penetrating portion penetrating a sheet-like insulation base material.例文帳に追加

本発明は、シート状の絶縁基材を貫通する貫通部に設けられ、半導体チップから発生する熱を放熱する放熱支持部材を備えた半導体装置の製造方法に関し、生産性を向上できると共に、歩留まりを向上させることのできる半導体装置の製造方法を提供することを課題とする。 - 特許庁

To provide a stacked solid-state electrolytic capacitor which can reduce variation in element shape without increasing short circuit defects and stably manufacture a thin capacitor element, enables high capacity by increasing the number of stacking of capacitor elements in a solid-state electrolytic capacitor chip, and has small variation in equivalent series resistance, and to provide a manufacturing method thereof.例文帳に追加

短絡不良を増加させること無く素子形状のバラツキを少なく、かつ薄いコンデンサ素子を安定して作製し、固体電解コンデンサチップ内のコンデンサ素子の積層枚数を増やして高容量化を可能とし、さらに等価直列抵抗のバラツキが小さい積層型固体電解コンデンサ素子及びその製造方法を提供する。 - 特許庁

When an emulator 1 receives an instruction of system reset from a host CPU 9, it sends an operation mode setting signal 13 from a target substrate 12 to the CPU 9 and can set a chip 2 to be evaluated to the same state as being mounted by setting a target I/F initialization register 10 on the basis of the information of an operation mode setting signal 13.例文帳に追加

エミュレータ１は、ホストＣＰＵ９からのシステムリセットの指示を受けると、ターゲット基板１２からの動作モード設定信号１３をホストＣＰＵ９に送り、ホストＣＰＵ９が動作モード設定信号１３の情報に基づいてターゲットＩ／Ｆ初期化レジスタ１０を設定することで、被評価チップ２を実装時と同じ状態に設定できる。 - 特許庁

The laminated chip varistor 1 includes the blank body 2 consisting principally of a semiconductor, the terminal electrode 8 formed on the blank body 2, a high-resistance layer 5 formed as a surface layer of the blank body 2 at least other than the part where the terminal electrode 8 is formed and containing alkali metal, and a glass layer 6 formed on the high-resistance layer 5.例文帳に追加

本実施形態に係る積層チップバリスタ１は、半導体を主組成とした素体２と、素体２上に形成された端子電極８と、少なくとも端子電極８の形成部位以外の素体２の表層に形成された、アルカリ金属を含有する高抵抗層５と、高抵抗層５上に形成されたガラス層６と、を有する。 - 特許庁

A resin 30 is provided between a wiring substrate 10 with a wiring pattern 12 and a semiconductor chip 20 which has a plurality of electrodes 22 and is mounted on the wiring substrate 10 so that the electrode 22 comes into contact with the wiring pattern 12, and is hardened at a temperature lower than a boiling point of the resin 30 until the hardening reaction rate is 80% or more.例文帳に追加

配線パターン１２を有する配線基板１０と、複数の電極２２を有し電極２２が配線パターン１２と接触するように配線基板１０に搭載された半導体チップ２０との間に設けられた樹脂３０を、樹脂３０の沸点以下の温度で、硬化反応率が８０％以上になるまで硬化させる。 - 特許庁

A floor plan and such grid lines that covers the floor plan are displayed after deciding the floor plan of a semiconductor integrated circuit chip, and when unit coordinate areas (grid area) surrounded with adjacent grid lines where an inter-block net being an object passes through and their sequences are instructed, the coordinates values and passing sequences of the grid areas are set as a rough wiring path.例文帳に追加

半導体集積回路チップのフロアプランを決定した後に、このフロアプランとこれを覆うような格子線を表示し、対象とするブロック間ネットが通過する隣接格子線で囲まれた単位座標領域（格子領域）とその順序が指示されたとき、その格子領域の座標値と通過順序を概略配線経路として設定する。 - 特許庁

This printing head 20 has ink supply grooves 22 and ink supply holes 23 bored to a chip substrate 21, a driving circuit (logic circuits 24 and drivers 25) formed to a surface layer, resistance heating elements 27-1, individual wiring electrodes 28 and a common electrode 29 disposed on an insulating film 26, and an orifice plate 32 with orifices 33 stacked on diaphragms 31.例文帳に追加

印字ヘッド２０はチップ基板２１にインク供給溝２２とインク供給孔２３を穿設され、表層に駆動回路（論理回路２４、ドライバ２５）を形成され、絶縁膜２６の上に抵抗発熱素子２７−１、個別配線電極２８、共通電極２９が配設され、隔壁３１の上にオリフィス３３を形成されたオリフィスプレート３２が積層される。 - 特許庁

An input inverting buffer circuit 12 and a clock half period delay circuit 13 that delay each input signal such as the start pulse signal SP, the video data signals R, G, B and the clock signal CK propagated through the LSI chips 1,..., by a half period of the clock signal CK and provide the output of them are provided to each source driver LSI chip 1.例文帳に追加

ソースドライバＬＳＩチップ１…に縦続して伝搬されるスタートパルス信号ＳＰ、映像データ信号Ｒ・Ｇ・Ｂ、クロック信号ＣＫを、これら各入力信号に対してクロック信号ＣＫの半周期分を遅延させて出力させる入力反転バッファ回路１２及びクロック半周期遅延回路１３が各ソースドライバＬＳＩチップ１…に設けられている。 - 特許庁

There is provided a wireless package structure in which a semiconductor chip 16 mounted on a wiring board 11 by flip mounting is sealed by a sealing body 12, having an upper conductive plate 13, being a heat sink exposed from the upper surface of the sealing body 12 and an external connection electrode 14a, being a heat sink exposed from a lower surface of the sealing body 12.例文帳に追加

フリップ実装によって配線基板１１に搭載された半導体チップ１６を封止体１２によって封止したワイヤレスのパッケージ構造とし、封止体１２上面から露出した放熱板でもある上部導電板１３および封止体１２下面から露出した放熱板でもある外部接続用電極１４ａを有する。 - 特許庁

This manufacturing method of thin-film semiconductor devices should include a process for preparing a member 120 that has a semiconductor film 110 with a semiconductor device and/or a semiconductor integrated circuit 140 on a separation layer 100, a process for separating the member 120 in the separation layer by the pressure of fluid, and a process for changing the semiconductor film into a chip after the separation process.例文帳に追加

半導体素子及び／又は半導体集積回路140を備えた半導体膜110を分離層100上に有する部材120を用意する工程、該部材120を流体の圧力により該分離層で分離する分離工程、及び該分離工程後該半導体膜をチップ化するチップ化工程を有することを特徴とする薄膜半導体装置の製造方法。 - 特許庁

Consequently, since each semiconductor chip 2 has already prepared an insulating layer 2d differently from a case wherein an insulation film is arranged each time a heat sink 2c stuck on an element portion 2a is fixed to a case 4, the process of forming the insulation film arranged to maintain insulation between the heat sink 2c and case 4 is simplified.例文帳に追加

これにより、素子部２ａに貼り合わせたヒートシンク２ｃを筐体４に固定するたびに絶縁性フィルムを配置する場合と異なり、既に半導体チップ２に絶縁層２ｄが備えられた状態となっているため、ヒートシンク２ｃと筐体４との間の絶縁性を保つために配置される絶縁膜の形成工程の簡略化を図ることが可能となる。 - 特許庁

To provide a diode chip in which direct high-dense mounting on a circuit board without using wires and deterioration can be performed and variation in impedance characteristics in an electrode terminal is suppressed, by providing a pair of electrode terminals each corresponding to a p-type semiconductor region and an n-type semiconductor region on one surface of a silicon substrate.例文帳に追加

Ｐ型半導体領域及びＮ型半導体領域にそれぞれ対応する一対の電極端子をシリコン基板の一の面に設けることによって、ワイヤを介さずに直接回路基板上への高密度実装を可能とすると共に、電極端子におけるインピーダンス特性の低下及びバラツキを抑えたダイオードチップを提供することである。 - 特許庁

Furthermore, the inverters (f_0^-1)14_0 to (f_x^-1)14_2_n-1 are time-sequentially selected repeatedly by a second selector 15 on the basis of a chip selection signal CSN to be input from the outside, and the output signal of the selected inverter is supplied to a ROM body 11 as an internal address signal.例文帳に追加

さらに、外部から入力されるチップセレクト信号ＣＳＮに基づいて逆変換機（ｆ_０^−１）１４＿０，…，逆変換機（ｆ_ｘ^−１）１４＿２^ｎ−１を第２の選択機１５で時系列的に繰り返し１つずつ選択し、選択された逆変換機の出力信号を、内部アドレス信号としてＲＯＭ本体１１に供給する。 - 特許庁

To provide a code division multiplex communication system for preventing the entire packet from being omitted and eliminating the need of reproducing a carrier from reception signals by generating an orthogonal code chip-synchronized by a correlation peak from a surface acoustic wave matched filter by a synchronization code string even in the case that the condition of a communication line is foor.例文帳に追加

通信路の状況が悪い場合にも、同期符号列による表面弾性波マッチトフィルタからの相関ピークによってチップ同期の取れた直交符号を発生させることにより、パケット全体が欠落しないようにするとともに受信信号からキャリアを再生する必要をなくした符号分割多重通信方式を提供する。 - 特許庁

In semiconductor wafer including an insulated substrate having light transparency and a plurality of chip forming regions formed of silicon semiconductor layer formed on the insulated substrate and defined by scribe line regions, a non-transparent pattern layer is provided in the scribe line region wherein a plurality of non-transparent figures separated via gaps with each other are arranged.例文帳に追加

透光性を有する絶縁基板と、絶縁基板上に形成されたシリコン半導体層とで形成され、スクライブライン領域により区画された複数のチップ形成領域を有する半導体ウェハにおいて、スクライブライン領域に、互いに隙間を介して離間する複数の不透明図形を配置した不透明パターン層を設ける。 - 特許庁

To prevent occurrence of a damaged part such as a crack incident in a cut part when a side electrode of each capacitor is formed by cutting a plating layer for manufacturing a number of capacitors with side electrodes simultaneously, in a chip-type solid electrolytic capacitor with side electrodes provided with external connection terminals on side surface sides, separated by coating resin.例文帳に追加

外装樹脂で分離した、側面側に外部接続端子を設けた側面電極のチップ形固体電解コンデンサにおいて、多数個の側面電極のコンデンサを同時に製造する場合で、めっき層を切断して個々のコンデンサの側面電極を形成する場合に、切断部にかけなどの破損部が発生しやすいのでこれを防止する点である。 - 特許庁

A sensor STJ device 1 and a superconducting coil 8 used for applying an external magnetic field necessary for restraining Josephson current to the sensor STJ device 1 or a spiral shape superconducting inductance wire or a superconducting ground plate and a STJ device circuit that processes the measurement output of the sensor STJ device are integrated and formed on the same chip through a micro-fabrication technique.例文帳に追加

センサ用STJ素子と、センサ用STJ素子にジョセフソン電流抑制に必要な外部磁場を印加するための超伝導コイル若しくはスパイラル形状の超伝導インダクタンス線若しくは超伝導グランドプレート及びセンサ用STJ素子の計測出力を処理するSTJ素子回路をマイクロファブリケーション技術を用いて同一チップ上に集積、作製する。 - 特許庁

Since the part in an insulation layer 16 formed on a base board 1 around the semiconductor structure 4 is dead space except a vertical conduction part 46, an overall size including a circuit board can be reduced furthermore when chip components 29 of a capacitor, a resistor and the like provided beneath a wiring board 17 is buried in the dead space.例文帳に追加

半導体構成体４の周囲におけるベース板１上に設けられた絶縁層１６内の上下導通部４６を除く部分はデッドスペースであるため、このデッドスペース内に、配線板１７下に設けられたコンデンサや抵抗等からなるチップ部品２９を埋め込むと、回路基板を含む全体としてのより一層の小型化を図ることができる。 - 特許庁

To provide a tissue analysis apparatus, an analysis chip unit introduction apparatus and a tissue analysis system where the necessity of hospitalizing a patient is minimized and a load is not rested on the patient by diagnosing and monitoring the situation of a biological tissue and viewing the temporal change of a lesion without collecting the biological tissue.例文帳に追加

本発明は、生体組織を採取しなくても、生体組織の状況を診断、監視することができるとともに、病変部の経時変化を見ることができ、患者が入院する必要性が最小限となり、患者に負担がかからない組織解析装置と解析チップユニット導入装置と組織解析システムを提供することを最も主要な特徴とする。 - 特許庁

To provide a drawing process that enables efficient recognition operation by an automatic recognition camera in a succeeding process by suppressing a variance in pitch and linearity between a plurality of bar arrays of a semiconductor chip, which are stuck on an adhesive sheet at arbitrary positions and equal pitches in parallel, when the adhesive sheet is drawn.例文帳に追加

本発明の目的は、粘着シート上の任意の位置に互いに平行で等ピッチに貼付けた半導体チップの複数のバー状の配列間のピッチや直線性が、粘着シートを引伸ばした際に、ばらつくことを抑制し、後工程での自動認識カメラの認識作業が効率よくできる引伸ばし工程を提供することである。 - 特許庁

An optical waveguide network is formed in the integrated optical chip 58 containing a substrate 16 consisting of an electrooptic active material, and the optical waveguide network has an input facet 46 through which an optical signal can be inputted in the optical waveguide network and an output facet 48 through which the optical signal can be outputted from the optical waveguide network.例文帳に追加

光導波管ネットワークは電気光学的に活性な材料からなる基板１６を含む一体化光学チップ５８内に形成され、且つ光導波管ネットワークは光信号が光導波管ネットワークへ入力可能な入力ファセット４６と光信号が光導波管ネットワークから出力可能な出力ファセット４８とを有している。 - 特許庁

This voltage regulator is provided with a current limit control circuit 9 which cuts off the output signals transmitted from a current limit circuit 8 limiting the output current to an output transistor Tr 2 for a prescribed time Ta after a chip enable signal CE is inputted to activate an arithmetic amplifier 3 that controls the operation of the Tr 2.例文帳に追加

出力トランジスタ２の動作制御を行う演算増幅器３を活性化状態にするチップイネーブル信号ＣＥが入力されてから所定時間Ｔａの間、出力トランジスタ２に対して出力電流の制限を行う電流制限回路８からの出力信号を遮断する電流制限制御回路９を備えるようにした。 - 特許庁

A stacked capacitor 5 configured by piling up two chip type solid electrolytic capacitors 1 and 2 and connecting respectively, correspondent terminals 12, 22, 13 and 23 for connection through welding is soldered on a printed wiring board 4; and a fused solder is solidified, while entering notches 24 are opened on the top ends of the terminals 22 and 23 for connection of the capacitor 2 on the upper stage.例文帳に追加

２個のチップ型固体電解コンデンサー１、２を積み上げ、夫々対応する接続用端子12、22、13、23を溶接により接続して構成された積み重ねコンデンサー５がプリント配線基板４に半田付けされ、上段のコンデンサー２の接続用端子22、23の先端部に開設した切欠24に溶融半田が侵入して固化している。 - 特許庁

For this chip, silica thin holes are formed in analyzing passages 3 and 3', gel comprising a solvent-rich phase abundant in solvent continuous in a three-dimensional mesh form and a skeleton phase abundant in inorganic matter and having thin holes in the surface is regulated in a sol-gel method using phase separation in the passages, and gel in a wet state is dried and heated for manufacturing it.例文帳に追加

本発明のチップでは、分析流路３、３’内に形成するシリカ細孔は、流路内で相分離を利用したゾル−ゲル法により、３次元網目状に連続した溶媒に富む溶媒リッチ相と無機物質に富み表面に細孔を有する骨格相とからなるゲルを調整し、続いて湿潤状態のゲルを乾燥・加熱して製造する。 - 特許庁

The manufacturing process is provided with; a process for printing an inside electrode on the surface of a ceramic green sheet; a temporary pressing process for overlaying and pressing a plurality of the ceramic green sheets; a pressing process for pressing a temporarily pressed ceramic laminated block; and a cutting process for cutting the ceramic laminated block in accordance with arrangement of the inside electrode and cutting out the laminated ceramic chip.例文帳に追加

内部電極をセラミックグリーンシートの表面に印刷する工程と、セラミックグリーンシートを複数枚積み重ねてプレスする仮プレス工程と、仮プレスされたセラミック積層ブロックをプレスする本プレス工程と、セラミック積層ブロックを内部電極の配置に合わせてカットし、積層セラミックチップを切り出すカット工程とを備えている。 - 特許庁

To provide a die bonding adhesive film which ensures stable bonding strength and is superior in reliability after bonding for a semiconductor chip and an electrode member when they are bonded together, is kept high in properties such as workability and productivity, and enables a bonding thermal treatment to be carried out at a lower temperature in a shorter time; and to provide a semiconductor device using the same.例文帳に追加

半導体チップと電極部材との固着にあたり、安定した固着強度を与え、固着後の信頼性に優れ、作業性及び生産性にも優れるといった特性を維持し、かつ、接着時の熱処理の低温化及び短時間化を可能にするダイボンド用接着フィルム及び該接着フィルムを用いた半導体装置を提供すること。 - 特許庁

The diode chip 21 is provided with a silicon substrate 22 having the n-type region 23; the p-type region 24 formed in the n-type region 23; and the pair of electrode terminals 25, 26 formed on any one of the upper surface and the lower surface of the silicon substrate 22, and corresponding to the n-type region 23 and the p-type region 24.例文帳に追加

Ｎ型領域２３を有するシリコン基板２２と、前記Ｎ型領域２３内に形成されるＰ型領域２４と、前記シリコン基板２２の上面又は下面のいずれか一方の面に形成され、前記Ｎ型領域２３及びＰ型領域２４のそれぞれに対応する一対の電極端子２５，２６とを備えたダイオードチップ２１を形成した。 - 特許庁

In a silicon semiconductor chip being obtained by dicing a silicon wafer 1, an anti-chopping film 21 is provided on the surface of the silicon wafer 1 except a dicing region 22 where the silicon wafer 1 is diced such that the dicing region 22 is identical to a calf region 23 in order to suppress chipping.例文帳に追加

シリコンウエハよりダイシングにより切り出し取り出されるシリコン半導体チップにおいて、前記ダイシング領域以外の前記シリコンウエハの表面にチッピング防止膜が設けられ前記チッピングが少なくなるように前記ダイシング領域とカーフ領域とが同じになるように前記ダイシング領域においてダイシングされて切り出し取り出されるシリコン半導体チップである。 - 特許庁

The logic chip 30 has a signal processing unit 300 for obtaining an amount of vibration of the apparatus based on a vibration detection signal to generate a correction signal, and a control signal output unit 350 having a plurality of types of signal output sections 352, 354 and 356 for outputting a vibration control signal in accordance with the correction signal which executes vibration correction control for an optical component.例文帳に追加

ロジックチップ３０は、振動検出信号に基づいて機器の振動量を求めて補正信号を生成する信号処理部３００と、光学部品の振動補正制御を実行し、補正信号に応じた振動制御信号を出力する複数種類の信号出力部３５２，３５４，３５６を備える制御信号出力部３５０を有する。 - 特許庁

Further, an intermediate slice level generator 3 generates an intermediate value between the pedestal level and the sink chip level to output an intermediate new slice level when the proper range judging signals shows that the synchronous signal amplitude value is within the proper range, while outputting immediately previous intermediate slice level as the slice level of the synchronous signal separation circuit 2 when the synchronous signal amplitude value is not within the proper range.例文帳に追加

また、中間スライスレベル生成器３は前記シンクチップレベルとペデスタルレベルとの中間値を生成し、前記適正範囲判定信号が適正範囲内を示す場合には新たな中間スライスレベルを、適正範囲内にない場合には直前の中間スライスレベルを同期信号分離回路２のスライスレベルとして出力する。 - 特許庁

A fixing jig 11 for flip chip mounting for holding a ferrule 13 and bonding a light receiving and emitting element to the end surface of the ferrule 13 by application of ultrasonic vibration holds two side surfaces 53 perpendicular to the vibration direction a of the ferrule 13 and includes a pressing part 57 that applies elastic force to one side surface 55 to press the ferrule 13.例文帳に追加

フェルール１３を保持し、超音波振動を印加してフェルール１３の端面に受発光素子を接合させるためのフリップチップ実装用固定治具１１であって、フェルール１３の振動方向ａに垂直な二側面５３を挟持し、且つ一方の側面５５に対し弾性力を付与する押圧部５７を有してフェルール１３を押圧する。 - 特許庁

This image sensor is provided with a light source 17 having a reed frame section 4 having a plurality of light emitting elements and a sensor board 18 having a sensor chip with a plurality of light receiving elements 12 that receive a light from the light source 17, and also with a conductive member 10 that keeps a plurality of lead terminals of the light emitting elements to have a same potential.例文帳に追加

複数の発光素子を有するリードフレーム部４を具備する光源１７と、前記光源からの光を受光する複数の受光素子１２を有するセンサチップを具備するセンサ基板１８とを備えるイメージセンサにおいて、複数の前記発光素子のそれぞれの複数のリード端子を同電位とする導電性部材１０を設けることを特徴とする。 - 特許庁

This stacked reaction chip is a stacked body having at least a reaction layer comprising a plurality of layers containing a reactive material and a piece of sheet, each reaction layer is formed with a pattern having one or a plurality of reaction parts, and the end surface of each reaction part exposed to the side surface is the same direction of the stacked body is used as a detecting surface.例文帳に追加

反応性物質を含む複数層の反応層と一枚のシート材とを少なくとも有する積層体であって、上記各反応層が一つ又は複数の反応部を有するパターンで形成され、上記積層体の同一方向の側面に向かって露出される上記各反応部の端面を検出面とする積層型反応チップ。 - 特許庁

The sensor chip 20 having a distortion part 21 distorted by application of a pressure and the circuit board 30 are arranged oppositely, and the bump 40 for connecting electrically both members 20, 30 is interposed between both members 20, 30, and a filling member 50 for securing the connection strength of both members 20, 30 is filled in a portion other than the bump 40.例文帳に追加

圧力の印加により歪む歪み部２１を有するセンサチップ２０と回路基板３０とを対向して配置し、これら両部材２０と３０との間にて、これら両部材２０、３０を電気的に接続するバンプ４０を介在させるとともに、バンプ４０以外の部位に両部材２０、３０の接続強度を確保する充填部材５０を充填している。 - 特許庁

The base station includes a chip-repeating means which receives the signal transmitted in VSCRF-CDMA method and performs decoding and time decompression, a memory for storing a hopping pattern that is different from the hopping pattern used in an adjoining cell, and a means for notifying the hopping pattern that has already been stored in the memory to two or more mobile stations in the cell.例文帳に追加

基地局は、ＶＳＣＲＦ−ＣＤＭＡ方式で送信された信号を受信し、復号化及び時間非圧縮化を行うチップ繰り返し手段と、隣接するセルで使用されるホッピングパターンとは異なるホッピングパターンを格納するメモリと、メモリに格納済みのホッピングパターンをセル内の２以上の移動局に通知する手段とを備える。 - 特許庁

To provide a liquid state epoxy resin for a COF (chip-on film) capable of inhibiting the reduction of insulation property caused by a migration occurring under a high temperature and high humidity and especially becoming a problem in the COF type semiconductor device having a narrow circuit width and circuit interval and equipped with a circuit driven by a high electric voltage such as a FPD (flat panel display)-driving package.例文帳に追加

ＦＰＤ駆動パッケージのように、回路幅及び回路間隔が狭く、高電圧で駆動する回路を備えたＣＯＦ形式の半導体装置において特に問題となる、高温高湿下で生じるマイグレーションによる絶縁性の低下を抑制することができるＣＯＦ用液状エポキシ樹脂組成物を提供することを目的とする。 - 特許庁

The semiconductor device is formed in such a structure that a film 10 including an oxide of Zn and Al is formed on the front surface of a semiconductor assembly placed in contact with a polymer resin 12 by bonding a Si chip 5 and a metal lead frame 1 through metal coupling via a bonding layer 4A of a highly conductive porous metal using Ag having a three-dimensional mesh structure as a binding material.例文帳に追加

Ｓｉチップ５と金属リードフレーム１を、３次元の網状構造をもつＡｇを結合材としたポーラスな高導電性金属の接着層４Ａを介して金属結合により接合し、高分子樹脂１２と接する半導体組立体の表面にＺｎやＡｌの酸化物を含む皮膜１０を形成した半導体装置構造とする。 - 特許庁

Specification information about a developing device allowed by the apparatus body is stored in the ROM 52 of the apparatus body, and whether or not the specification information about the developing device stored in the IC chip 37 agrees with the specification information stored in the apparatus body is checked when the developing device is loaded, and if they disagree, a developing bias higher than the normal one is set.例文帳に追加

装置本体のＲＯＭ５２には、装置本体が許容する現像器に関する仕様情報が記憶されており、現像器が装着された際にＩＣチップ３７に記憶された現像器の仕様情報と装置本体に記憶された仕様情報が一致するかチェックし、一致しない場合には通常より高い現像バイアスを設定するようにした。 - 特許庁

A crystal oscillator 27 electrically connected to an integrated circuit 24 accommodated in a recess section 22 and arranged so as to cover the top surface of the recess section 22 has a configuration in which bases 21 are made substantially equal in size and chip capacitors 23a and 23b electrically connected to the integrated circuit 24 are attached to the crystal oscillator 27 side.例文帳に追加

凹部２２内に収納された集積回路２４と電気的に接続されるとともに凹部２２の天面側に被せられた水晶振動子２７は、基台２１の大きさを略等しくするとともに、集積回路２４と電気的に接続されたチップコンデンサ２３ａ，２３ｂを水晶振動子２７側へ装着する構成としたものである。 - 特許庁

The advertisement distribution server 1, depending on the identification number of the IC chip 11 provided by a portable telephone 5, identifies a distribution- desired advertisement key word of advertisement distribution demander from the stored distribution-desired key words, and collates this identified distribution- desired advertisement key word with the stored advertisement key words to identify the advertisement data that should be distributed to the customer.例文帳に追加

広告配信サーバ１は、携帯電話機５から供給されたＩＣチップ１１の識別番号に基づいて、記憶された配信希望広告キーワードから広告配信要求元の配信希望広告キーワードを特定し、この特定された配信希望広告キーワードと記憶された広告キーワードとを照合して顧客へ配信すべき広告データを特定する。 - 特許庁

Groove-like through holes 24 are formed on the external face 23a of a wall 23 in the package main body 2 having a storage part 21 storing the chip component, a stepped part 22 extended stepwise to surround the storage part 21, and the wall 23 which is erected to surround the stepped part 22 and positions the lid 4 fitted into the stepped part 22.例文帳に追加

チップ部品を収容するための収容部２１と、収容部２１を囲うように段状に延設された段付き部２２と、この段付き部２２を囲うように立設され、段付き部２２に嵌め込まれた蓋部品４を位置決めするための壁部２３とを有するパッケージ本体２の壁部２３の外側面２３ａに、溝状のスルーホール２４を形成する。 - 特許庁