「LSi」に関連した英語例文の一覧と使い方(72ページ目) - Weblio英語例文検索

To make a generated test pattern satisfy a test pattern verification condition using an original net list, and to prevent a strobe error from occurring in a test pattern verification process using the original net list, even when generating the test pattern of a ROM-mixed LSI, using a test pattern automatic generation tool of handling the net list of a gate level.例文帳に追加

ゲートレベルのネットリストを扱うテストパターン自動生成ツールを使用してＲＯＭ混在ＬＳＩのテストパターンを生成する場合であっても、生成されるテストパターンがオリジナルのネットリストを使用したテストパターン検証条件を満たすようにし、オリジナルのネットリストを使用したテストパターン検証工程においてストローブエラーが発生しないようにすることができるテストパターン自動生成方法を提供する。 - 特許庁

As a plurality of LSI formed on a wafer 1, a digital circuit 6 is packaged on a die area, a test circuit 5 is provided on a scribe line formed on the wafer 1, input and output pads 4 to become interfaces with the test circuit 5 on the die area are connected by wiring, and a test signal is supplied by using the input and output pads 4.例文帳に追加

ウエハ１上に形成された複数のＬＳＩとして、ダイ領域上にはデジタル回路６を搭載し、またウエハ１上に形成されたスクライブライン上にはテスト回路５を備え、そのテスト回路５とダイ領域上のインターフェイス部となる入力及び出力パッド部４とを配線で接続し、入力及び出力パッド部４を用いて試験信号を供給する。 - 特許庁

The memory system is comprised of an LSI 100 for memory control having a fault diagnosis part 102 confirming a malfunction situation of the memory bus, and a transfer control part 101 carrying out allocation of packet data to memory buses other than the malfunctioning memory bus, and memory modules 200(1), 200(2), etc. having buffer ICs 202 recognizing the malfunction state of the memory bus, and carrying out allocation.例文帳に追加

メモリバスの故障状況を確認する故障診断部１０２及び故障したメモリバス以外のメモリバスに対し転送するパケットデータの割り付けを行う転送制御部１０１を有するメモリ制御用ＬＳＩ１００と、メモリバスの故障状況を認識し、前記割り付けを行うバッファＩＣ２０２を有するメモリモジュール２００（１）、（２）、…よりなるメモリシステムを構築した。 - 特許庁

This method comprises: an undesired radiation analyzing step for analyzing a quantity of undesired radiation of an LSI by execution of simulation; a step for selecting an instance with a large quantity of noise in the undesired radiation analyzing step; and a step for adjusting a driving capability of the instance so that it is lowered to an extent that a delay does not occur in a signal timing of the instance selected.例文帳に追加

シミュレーションの実行によってＬＳＩの不要輻射量を解析する不要輻射解析工程と、前記不要輻射解析工程でノイズ量が多いインスタンスを選出する工程と、選出された前記インスタンスの信号タイミングに遅延が発生しない程度に前記インスタンスの駆動能力を下げるように調整する工程とを含むことを特徴とする。 - 特許庁

The LSI module 1 is constituted by integrally molding a circuit part 3 at a time by directly arranging and directly wiring circuit components such as a CPU 4, a memory chip 5, and a peripheral circuit chip 6, on a base substrate formed of a thermoplastic resin film 16 and then laminating and pressing them, housing the circuit 3 in a case 2, and arranging a heat radiating mechanism 7 and a connector 9.例文帳に追加

ＬＳＩモジュール１を、熱可塑性樹脂フィルム１６で構成されるベース基板にＣＰＵ４，メモリチップ５や周辺回路チップ６などの回路部品を直接配置すると共に配線を直接施し、それらを積層し加圧及び加圧することで回路部３を一括で一体成形し、その回路部３をケース２に収納して放熱機構部７とコネクタ９と配置して構成する。 - 特許庁

Among the sound generating channels 13-1 to 13-4, the sound generating channel 13-4 inputs the processed sound signal (dialogue) output from the effect processing external LSI 2, suppresses a gain of an input correspondence sound signal (BGM) depending on a gain of the processed sound signal, and outputs a mixed signal of the correspondence sound signal (BGM) and the processed sound signal (dialogue).例文帳に追加

発音チャンネル１３−１〜１３−４のうち、発音チャンネル１３−４は、エフェクト処理用外部ＬＳＩ２から出力された処理済み音声信号（台詞）を入力し、その処理済み音声信号の利得に応じて、入力される対応音声信号（ＢＧＭ）の利得を抑制しつつ、対応音声信号（ＢＧＭ）と処理済み音声信号（台詞）を混合して出力する。 - 特許庁

To provide a logic circuit for shortening a design period of an LSI, reducing chip cost and preventing the occurrence of an operation mistake due to leakage during asynchronous checking by facilitating false path setting of timing constraint file needed during logic synthesis, and to provide a semiconductor design support device and semiconductor design support program for generating a gate level circuit from the logic circuit.例文帳に追加

論理合成時に必要となるタイミング制約ファイルのフォルスパス設定を容易にさせて、ＬＳＩの設計期間の短縮とチップコストの削減とを可能にするとともに、非同期チェック時における漏れによる作業ミスの発生を防止した論理回路を提供し、かかる論理回路からゲートレベル回路を生成する半導体設計支援装置および半導体設計支援方法を提供する。 - 特許庁

A sound processing device is provided with a microphone 1 through which sounds are inputted, an external storage device 13 where accompaniment sound information which is used to obtain harmony sounds in accordance with progress of a musical piece is previously stored, and a pitch conversion LSI 15 which converts direct sounds inputted from the microphone 1 to harmony sounds on the basis of performance information read out from the external storage device 13.例文帳に追加

音声を入力するマイク１と、楽曲の進行に沿って、ハーモニー音声を得るための伴奏音情報が予め記憶された外部記憶装置１３と、前記マイク１より入力された直接音声を、前記外部記憶装置１３から読み出された演奏情報に基づいてハーモニー音声に変換する音高変換ＬＳＩ１５を備えている。 - 特許庁

The mobile terminal determines whether a connector cover 40 and a battery cover 50 respectively cover an external interface connector 20 and a battery mounting part 30, from whether there is continuity between port terminals 61a and 61b of an LSI 60 via a substrate wiring 10, a connector cover wiring 41 provided at the connector cover 40; and a battery cover wiring 51 provided at the battery cover 50.例文帳に追加

基板配線１０と、コネクタカバー４０に設けられたコネクタカバー配線４１と、バッテリーカバー５０に設けられたバッテリーカバー配線５１とを介してＬＳＩ６０のポート端子６１ａ，６１ｂが互いに導通しているかどうかにより、コネクタカバー４０及びバッテリーカバー５０が外部インターフェースコネクタ２０及びバッテリー装着部３０をそれぞれ覆っているかどうかを判断する。 - 特許庁

In this emulation device, a wiring board 1 mounting plural FPGAs 2a distributively loading RTL for realizing a function of the system LSI is provided with dedicated wiring 5 based on wire connection information in initial logic; wrapping posts 7 allowing connection of redundant terminals that are not targets of wire connection among terminals of the FPGAs 2a in the initial logic; a redundant FPGA 2b, and redundant wiring 6.例文帳に追加

システムＬＳＩの機能を実現するためのＲＴＬが分散して搭載された複数のＦＰＧＡ２ａを搭載する配線基板１に、初期論理の結線情報に基づく専用配線５と、ＦＰＧＡ２ａの端子のうち、初期論理では結線の対象とならない冗長端子を接続可能なラッピングポスト７、冗長なＦＰＧＡ２ｂおよび冗長配線６を設けておく。 - 特許庁

An inside state analyzing part 105 for evaluation is loaded on an LSI, and a detecting circuit 203 provided inside the inside state analyzing part 105 detects inside state transition based on inside state transition information stored in a memory 201, and a control circuit 202 judges the state detection based on the detected result of the detecting circuit 203, and outputs the judged result.例文帳に追加

ＬＳＩに評価用の内部状態解析部１０５を搭載し、内部状態解析部１０５の内部に設けられた検出回路２０３が、メモリ２０１に格納された内部状態遷移情報に基づいて内部状態遷移を検出し、制御回路２０２が、検出回路２０３の検出結果に基づいて状態検出判定を行って判定結果を出力する。 - 特許庁

Before performing the array inspection by feeding electric current to video signal electrode terminals 7 and driving signal electrode terminals 8 for mounting a liquid crystal driving LSI, pre-inspection processing for reducing the resistance of contact parts 10 is carried out by applying a rectangular waveform voltage to each piece of the scanning signal electrodes 8.例文帳に追加

液晶駆動用ＬＳＩを実装するための映像信号電極端子７と走査信号電極端子８に通電するアレイ検査を行うに先立って、映像信号電極端子７の全数にＤＣ電圧を印加し走査信号電極端子８の１本毎に矩形波状電圧１７を印加することによりコンタクト部１０を低抵抗化する検査前処理を行う。 - 特許庁

The imaging apparatus includes a gyro sensor 600 detecting shake of an apparatus body, and a system LSI 201 calculating an evaluated value concerning shake amount based on the shake detected by the gyro sensor 600 when a user performs photographing operation, integrating the calculated evaluated value every time photography is performed, and giving a message to the user according to the integrated value of the integrated evaluated value.例文帳に追加

本発明の撮像装置は、本体の手ブレを検出するジャイロセンサ６００と、ユーザが撮影動作を行っているときにジャイロセンサ６００により検出された手ブレに基づいて、手ブレ量に関する評価値を算出し、算出された評価値を撮影の度に積算し、積算された評価値の積算値に応じて、ユーザにメッセージを与えるシステムＬＳＩ２０１とを備える。 - 特許庁

Further, concerning the EMI analytic method of this invention, the unwanted radiation of the LSI on simulation is evaluated in real time by reflecting the power supply current calculation of gate level with the influence of decoupling caused by the resistance, capacitance and inductance of a power source and a ground and further, efficient EMI measures are enabled by supporting the specification of an EMI generating point.例文帳に追加

また、本発明のＥＭＩ解析手法は、電源及びグランドの抵抗、容量、インダクタンスによるデカップリングの影響をゲートレベルの電源電流計算に反映することで、シミュレーション上においてＬＳＩの不要輻射を現実的な時間で評価するとともに、さらには、ＥＭＩ発生個所の特定を支援することによる効率的なＥＭＩ対策を可能にするものである。 - 特許庁

To design an LSI logic circuit having high-frequency operation in a short period by providing a high-speed arranging means which has a short processing time, securing the same design quality as that obtained by arrangement design in a downstream process, and preventing an arrangement result assumed at logic generation time from fluctuating as the design change.例文帳に追加

処理時間の短い高速な配置手段を与えることを第１の課題とし、下流工程で得られる配置設計と同等の設計品質を確保することを第２の課題、論理生成時に仮定した配置結果が設計変更に伴い揺らぐことを防止することを第３の課題とし、より短期間に高い周波数動作のＬＳＩ論理回路設計を行う。 - 特許庁

This multi-processor system in which a response is changed according to stored information at the time of reading is constituted of plural storage elements which can be read from plural processors in a system LSI, the management table of constitution control processing to be realized on the plural storage elements, and a constitution control processing program in a rising program for changing the object of constitution control by reading the management table.例文帳に追加

読み出し時には格納されている情報に従い応答を変える特徴を有し、システムＬＳＩ内の複数のプロセッサから読み出し可能な複数の記憶素子と、その複数の記憶素子上に実現される構成制御処理の管理テーブルと、この管理テーブルを読み出すことで、構成制御する対象を変える立ち上げプログラム内の構成制御処理プログラム。 - 特許庁

The system comprises a storing device 4 having a means that classifies the test data 2 of an LSI acquired by a semiconductor testing apparatus 1 into lots/wafer/chips/measurement data/categories and a means that organically connects them to store by setting connection information from among classified items; and a displaying device 5 having a means of searching the stored test data and a means of displaying the searched results.例文帳に追加

半導体試験装置１にて収集されたＬＳＩのテストデータ２を、ロット・ウエハ・チップ・測定データ・カテゴリ単位に分類する手段及び分類した項目の中で連結情報を設定することで有機的に結合させて蓄積する手段を有する蓄積装置４と、蓄積されたテストデータを検索する手段及び検索結果を表示する手段を有する表示装置５とからなる。 - 特許庁

To provide a wiring board and the manufacturing method, capable of pulling out signals with the small number of layers at the time of pulling out the signals from an LSI by matching the characteristic impedance of signal wiring, even in the case that the part of narrow width is present at a part of the signal wiring on the wiring board.例文帳に追加

配線基板上の信号配線の一部に、幅が細い部分がある場合にも、信号配線の特性インピーダンスを整合させることができる配線基板とその製造方法を提供し、かつこれによりＬＳＩからの信号を引出す際に、層数を増やすことなくまたは少ない層数で信号を引出すことができる配線基板とその製造方法を提供する。 - 特許庁

When a digital broadcast content received by a tuner is stored in an HDD 301, decoding of the digital broadcast content received by the tuner, insertion of a key packet to the decoded digital broadcast content, encryption of a video packet and/or an audio packet following the key packet, and encryption of the whole digital broadcast content with the key packet inserted thereto are executed in a secure LSI 400.例文帳に追加

チューナが受信したデジタル放送コンテンツをＨＤＤ３０１に蓄積する場合、セキュアＬＳＩ４００において、チューナが受信したデジタル放送コンテンツの復号、復号したデジタル放送コンテンツへの鍵パケットの挿入、鍵パケットに後続するビデオパケット及び／又はオーディオパケットの暗号化、鍵パケットが挿入されたデジタル放送コンテンツ全体の暗号化を実行する。 - 特許庁

To provide a method for manufacturing a semiconductor device which can form a sidewall in a predetermined designed width even if an occupied area of a mask in a chip is different according to the type of a device when the sidewall of a MOS transistor is formed with a polysilicon capacity storage electrode of an already formed DRAM used as the mask by anisotropic etching in a logic circuit of a DRAM-containing system LSI.例文帳に追加

ＤＲＡＭ内蔵型システムＬＳＩのロジック回路部において、ＭＯＳトランジスタのサイドウォールを、すでに形成されているＤＲＡＭのポリシリコン容量蓄積電極をマスクとして異方性エッチングで形成する際など、マスクのチップ内占有率がデバイス品種により異なっても、サイドウォールを一定の設計幅に形成できる半導体装置の製造方法を提供する。 - 特許庁

To provide a semiconductor device capable of suppressing crosstalk relating to the propagation in a horizontal direction of noise whose generation source is an element formed at a prescribed part of a semiconductor substrate, preventing the decline of a Q value of a Q factor, reducing signal loss and being suitable for forming an LSI integrated circuit even by a substrate with bad crystallinity such as a silicon substrate, and to provide its manufacturing method.例文帳に追加

半導体基板の所定の部分に形成された素子を発生源とするノイズの横方向への伝搬に係るクロストークの発生を抑制でき、ＱファクターのＱ値の低下を防止して信号損失を小さくでき、シリコン基板のような結晶性の良くない基板でもＬＳＩ集積回路を形成するのに好適な半導体装置及びその製造方法を提供する。 - 特許庁

According to the circuit board creation program, a simulation assuming a case in which addition of a bypass capacitor 188 near another bypass capacitor 185 provided between a pin and via 186 of an LSI part 183 can be performed, simply by adding a bypass capacitor property model and changing the value of a coefficient parameter by which the property value of an element of a line part is to be multiplied or divided.例文帳に追加

提案する基板モデル作成プログラムによれば、ＬＳＩ部品１８４のピンとビア１８６、１８７との間に設けられたバイパスコンデンサ１８５の近くに新たなバイパスコンデンサ１８８を追加した場合のシミュレーションを、バイパスコンデンサ特性のモデルを追加し、配線部分のエレメントの特性値に乗算または除算する係数パラメータの値を変更するだけで実行することができる。 - 特許庁

In this random number generator 100 for generating a random number, on the basis of data obtained from the random number generating sources 101, a resistor array 10 composed of plural resistors having a line width smaller than this process rule line width is formed by a process rule for forming an LSI for constituting the random number generator 100, and this resistor array 10 is constituted as the random number generating sources 101.例文帳に追加

乱数発生源１０１から得られるデータに基き乱数を発生する乱数発生装置１００において、前記乱数発生装置１００を構成するＬＳＩを形成するためのプロセスルールにより、このプロセスルール線幅より小さい線幅を有する複数の抵抗体からなる抵抗体アレイ１０を形成し、この抵抗体アレイ１０を前記乱数発生源１０１として構成した - 特許庁

The sintered body for polishing with polishing units aligned on a polishing surface of a super-abrasive sintered body processes the surface of the super-abrasive sintered body by laser cutting, thereby the polishing units can be formed precisely while maintaining sharp edges, and with its high density polishing unit lines, the polishing tool for conditioning the CMP polishing pad which polishes the surface of the semiconductor material for LSI etc. can be provided.例文帳に追加

超砥粒焼結体の研磨面に並んだ研磨単位を有する研磨用焼結体は、超砥粒焼結体表面の加工をレーザーカットにより行うため、研磨単位を緻密に、鋭いエッジを保ったままで形成することが可能であり、その高密度研磨単位列によって、ＬＳＩ等用の半導体材料表面を研磨するＣＭＰ研磨パッドをコンディショニングするための研磨工具を提供することができる。 - 特許庁

To provide a board for a probe card constituting a probe card and a laminate for a probe card which accurately detects the predetermined position of a wafer and accurately inspects electric characteristics through electrode pads arranged on a semiconductor device such as a highly integrated LSI chip, a probe card having the laminate for a probe card and a probe, and a semiconductor wafer inspection apparatus using the probe card.例文帳に追加

ウエハの所定位置を正確に検出するともに、高集積化が進んだＬＳＩチップ等の半導体素子上に配列された電極パッドを介して電気的特性を正確に検査できるプローブカードを構成するプローブカード用基板およびプローブカード用積層体、さらにこのプローブカード用積層体とプローブとを備えてなるプローブカードならびにこのプローブカードを用いた半導体ウエハ検査装置を提供する。 - 特許庁

A graphic logic of an integrated LSI includes a command decoding part 20 for decoding a command of a host CPU 10, and an image decoding part 22 for executing decoding processing, and the image decoding part 22 includes a plurality of image decoders 30 for decompressing compressed image data as the decoding processing, a plurality of α-decoders 31 for blending transparent and translucent image data, and a bus control part 32.例文帳に追加

統合化ＬＳＩのグラフィックス用ロジックは、上位ＣＰＵ１０の命令を解読する命令解読部２０と、デコード処理を行う画像デコード部２２とを備え、画像デコード部２２は、前記デコード処理として、圧縮された画素データの伸長処理を行う複数の画素デコーダ３０と、透明、半透明の画像データをブレンドするブレンド処理を行う複数のαデコーダ３１と、バス制御部３２とを備える。 - 特許庁

A multiplexer 28 for switching the signal output route of a JTAG resistor to the signal output route of a CPU core 3 and a multiplexer 27 for switching the signal output route of a controller to the signal output route of the multiplexer 28 are provided on a boundary scan circuit 16, whereby the delay of output signal of the controller 11 in LSI actual operation can be reduced to the share of one multiplexer.例文帳に追加

バウンダリスキャン回路１６に、ＪＴＡＧレジスタの信号出力経路とＣＰＵコア３の信号出力経路とを切り替えるマルチプレクサ２８と、コントローラ１１の信号出力経路とマルチプレクサ２８の信号出力経路とを切り替えるマルチプレクサ２７とを設けることによって、ＬＳＩ実運用時のコントローラ１１の出力信号の遅延をマルチプレクサ１個分に減らすことができる。 - 特許庁

To execute accurate simulation by calculating an accurate delay time while appropriately reflecting the computation of the delay time with the effect of a gate delay saturation phenomenon due to the influence of wiring resistance when computing the delay time of a computing element gate unit in a logic cell of a semiconductor integrated circuit including an LSI or the like, regarding a method and apparatus for computing a delay time of a circuit.例文帳に追加

回路の遅延時間演算方法及び遅延時間演算装置に関し、ＬＳＩ等を含む半導体集積回路の論理セルにおける演算素子ゲート部の遅延時間を演算するに際し、配線抵抗の影響によるゲート遅延の飽和現象の効果を適切に当該遅延時間の演算に反映させ、正確な遅延時間の算出により正確なシミュレーションを実行させることを目的とする。 - 特許庁

To provide a photosensitive resin composition having a siloxane structure that is useful for manufacturing electric/electronic materials such as semiconductor devices and multilayer wiring boards, in particular, suitable as a buffer coating material of LSI chips and that is excellent in thick film property, low shrinkage and low stress and improved in adhesion strength with underlay metal wiring and in elongation, and to provide a film obtained by hardening the photosensitive resin.例文帳に追加

半導体デバイス、多層配線基板などの電気・電子材料の製造用として有用な、特にＬＳＩチップのバッファコート材料として好適な厚膜、低収縮、低応力に優れると同時に、下地金属配線との密着力の改善及び伸度の改善されたシロキサン構造を有する感光性樹脂組成物、及び該感光性樹脂を硬化して得られた膜を得ることを目的とする。 - 特許庁

An LSI 10 comprises a processor 12 having a pipeline 15 which processes instruction data input to the processor 12 through a bus 13 and an arithmetic execution circuit 16 which perform, upon input of the instruction data processed by the pipeline 15 thereto, arithmetic processing according to the instruction data; and a storage circuit 14 which stores the instruction data input from the pipeline 15 to the arithmetic execution circuit 16.例文帳に追加

ＬＳＩ１０は、バス１３を介してプロセッサ１２に入力された命令データを処理するパイプライン１５、及びパイプラインに１５よって処理された命令データが入力され、命令データに従って演算処理を行う演算実行回路１６を有するプロセッサ１２と、パイプライン１５から演算実行回路１６に入力される命令データを格納する記憶回路１４と、を有するものである。 - 特許庁

Because the values of A and B in a multiplexer 13 are in a reversal state, a fault is detect by a special test bench by outputting whether the value is from a clocked buffer of the multiplexer 13 or a clocked buffer to an arbitrary terminal of a LSI chip, therefore a fault of the clocked buffer set in the multiplexer 13 can be detected at the time of inspecting before the shipment.例文帳に追加

マルチプレクサ１３のＡおよびＢの値が反転状態であることから、マルチプレクサ１３のクロックドバッファ１３ａを介した値なのか、あるいは、クロックドバッファ１３ｂを介した値なのかをＬＳＩチップの任意の端子に出力することにより、専用のテストベンチにて故障を発見するため、マルチプレクサ１３に配置されたクロックドバッファ１３ａの故障を出荷検査時に発見することが可能となる。 - 特許庁

The LSI comprises: a semiconductor substrate 11 having a first semiconductor region 11a and a second semiconductor region 11b outside the first semiconductor region 11a; a conductive plug 12 that penetrates the semiconductor substrate and is surrounded by the first semiconductor region; and an insulating region 13b that penetrates the semiconductor substrate, surrounds the first semiconductor region, and is surrounded by the second semiconductor region.例文帳に追加

第１の半導体領域１１ａと第１の半導体領域よりも外側の第２の半導体領域１１ｂとを有する半導体基板１１と、半導体基板を貫通し、第１の半導体領域によって囲まれた導電プラグ１２と、半導体基板を貫通し、第１の半導体領域を囲むとともに第２の半導体領域によって囲まれた絶縁領域１３ｂとを備える。 - 特許庁

A timing deviation is retrained from being generated in a transfer of an FF data between respective output clocks COn, and execution of the test such as a scan test is facilitated, when the LSI operated by the clocks of the plural different frequencies is tested, by generating the output clocks COn of n-pieces in which the selection clocks SC are synchronized with the input clock CI.例文帳に追加

同期化手段１０３において、選択クロックＳＣを入力クロックＣＩにて同期させたｎ個の出力クロックＣＯｎを生成することにより、複数の異なる周波数のクロックで動作するＬＳＩの試験時において、各出力クロックＣＯｎ間でのＦＦのデータの受け渡しでタイミング違反が発生することを抑制することができ、スキャン試験等の試験の実施を容易にすることができる。 - 特許庁

The information processor having the DPLL circuit for synchronizing a phase of an internal clock of a LSI has a PLL counter copy for retaining a desired value in a rewritable state from the outside in order to rewrite the internal state of the PLL counter provided by the DPLL circuit and a copy circuit for outputting a timing for writing the value retained by the PLL counter copy as the internal state value of the PLL counter.例文帳に追加

ＬＳＩの内部クロックの位相を所定の基準クロックに同期させるためのＤＰＬＬ回路を有する情報処理装置であって、ＤＰＬＬ回路が備えるＰＬＬカウンタの内部状態値を書き換えるために、所望の値を外部から書き換え可能に保持するＰＬＬカウンタコピーと、ＰＬＬカウンタコピーに保持された値をＰＬＬカウンタの内部状態値として書き込むためのタイミングを出力するコピー回路とを有する構成とする。 - 特許庁