「○×テスト」に関連した英語例文の一覧と使い方(376ページ目) - Weblio英語例文検索

3 In the cost of capital method, the present value of future cash flow to be obtained based on a prescribed change in assumptions related to insurance underwritings (95% confidence level VaR in the field tests) is calculated and the increase in the amount compared with the present value to be obtained based on no change in assumptions is deemed to be the required capital 例文帳に追加

3 資本コスト法とは、将来のキャッシュフローの保険引受に係る各種前提条件が一定の水準の幅（今回のフィールドテストでは、信頼水準VaR95％とした場合の変化幅）で変化した場合における将来のキャッシュフローの現在価値を計算し、前提条件が変化しない場合の現在価値からの増加分を「所要資本」とし、この、前提条件の変化が毎年度発生するとして計算した各年度の「所要資本」に一定の係数（＝「資本コスト率」）を乗じて、割引率を加味して現在価値としたものの合計をリスクマージンとする方法である - 金融庁

18. In relation to inventory valuation procedures, the audit team tested the data that the audit client prepared for the items whose net realizable value are lower than their book value and ascertained whether those valuation losses were appropriately booked or not. They failed to check the completeness of the data or to perform a further substantive test on a sample basis. 例文帳に追加

・ 棚卸資産の評価の妥当性について、被監査会社が作成した、帳簿単価が正味売却価額（単価）を下回っているものを抽出したデータに基づいて検討しているが、当該データから算出された金額が、評価損として計上されていることを確認するだけで、サンプルベースでテストを実施するなど当該情報の正確性の検討や、すべての該当するアイテムが含まれているかなどの網羅性の検討を実施していない。 - 金融庁

As for what measures are being taken around the world to cope with this situation, a matter related to the recent G-7 meeting, the U.S. authorities are, as you know, conducting stress tests with a view to the possibility of strengthening the capital base of individual banks and are implementing an asset purchase scheme to remove non-performing loans from the balance sheets of banks. 例文帳に追加

それで、今般のG7とも関わりますけれども、こういった事態の中で、世界でどういう対応がなされているかということですが、米国では、ご案内のとおり、各金融機関における資本増強ということも見据えた、当局によるストレステストが進行中であるということでありましょうし、また、不良資産を銀行のバランスシートから切り離すための資産買取りスキームの実施が進められているということだろうと思います。 - 金融庁

As for points of attention, we will need to keep a close watch on how the U.S. economic conditions will develop in relation to the macro-economic indicators that were used for the assumptions of stress case scenarios, how much confidence in the overall market will be restored, how quickly banks will raise capital and how the state of lending by banks will play out following the capital-raising. 例文帳に追加

他方、留意点を挙げれば、今回のストレステストでストレス・ケースで前提されているマクロ経済指標との関連で、米国の実体経済が今後どのように展開していくのか、また全体としてのマーケットの信認がどの程度回復していくのか、更には銀行の資本調達が実行されていくスピードと、その実行されたのを受けて銀行の貸出がどのように推移していくのか、こういった点の展開について、注意深く見ていく必要があるというふうに思っております。 - 金融庁

In particular, the policy for dealing with the situation after the announcement of the results of the stress tests referred to new benchmarks, such as the Tier I risk-based ratio and the risk ratio adjusted for common shares. Although these benchmarks were apparently adopted as a short-term measure, Japanese banks seem to be worried about the possible consequences if this affects medium to long-term reforms related to the quality of capital. Could you tell us what approach the FSA will take to the improvement of capital, mainly common share equity capital, and how you view this matter? 例文帳に追加

特に、アメリカの、検査というかストレステストの結果後の方針では、リスクベースのティア1とか普通株調整後のリスクベースティア1とか、今までになかった指標が出されていまして、これは短期的な措置だと思うのですが、仮に、中長期的な資本の質の改革に影響したらどうなのだという懸念が邦銀の間では出ているようですが、金融庁として、普通株を中心にした資本の質の向上策に対してどのように臨まれるのか、どのようにそれを評価しているのか、現状のお考えを伺えないでしょうか。 - 金融庁

While forming a vacuum in a test space 20, the in-circuit test fixture performs a circuit test by bringing probes 13 and 14 into contact with a circuit board S placed between probe plates 11 and 12, wherein it is characterized in that a cover 15 incorporating the heat sink 18 for cooling a device D is mounted on the probe plate 11 and an inlet 19 for taking in air is arranged in the cover 15.例文帳に追加

検査空間２０内をバキューム吸引しながら、プローブプレート１１・１２の間に位置させた回路基板Ｓに対してプローブ１３・１４を接触させて、回路試験を行うインサーキットテストフィクスチャであって、プローブプレート１１に、デバイスＤを冷却するヒートシンク１８が内蔵されたカバー１５を設けるとともに、該カバー１５に、外気を取り込むための吸気孔１９を設けることを特徴とする。 - 特許庁

A management server 100 installed on a selling side comprises a customer information database 102, a test program database 103, an error code database 104, an operating month database 105 storing the numbers of failures of parts causing failures by operation periods to failures, a measure database 106 storing data on measures depending on changes in the number of failures in a certain period, and a failure count management part 107.例文帳に追加

販売側に設置される管理用サーバ１００内に、顧客情報データベース１０２と、テストプログラムデータベース１０３と、エラーコードデータベース１０４と、障害発生の原因となった部位の障害発生までの稼動期間別の障害件数が蓄積された稼動月数データベース１０５と、ある期間中の障害件数の変化に応じた対処に関するデータが格納されている対処データベース１０６と、故障件数管理部１０７とを備える。 - 特許庁

Therefore, it is characterized in that a device includes a cell array including many memory cells, a BIST block performing BIST operation for the cell array, a BISR block performing BISR operation for the cell array, and an instruction decoder generating a first control signal selecting BIST operation by the BIST block or a test by the external tester and a second control signal controlling BISR operation by the BISR block.例文帳に追加

このため、多数のメモリセルを含むセルアレイと、前記セルアレイに対するＢＩＳＴ動作を行なうＢＩＳＴブロックと、前記セルアレイに対するＢＩＳＲ動作を行なうＢＩＳＲブロックと、前記ＢＩＳＴブロックによるＢＩＳＴ動作又は外部テスタによるテストを選択する第１の制御信号、及び前記ＢＩＳＲブロックによるＢＩＳＲ動作を制御する第２の制御信号を発生する命令ディコーダとを含むことを特徴とする。 - 特許庁

Because the values of A and B in a multiplexer 13 are in a reversal state, a fault is detect by a special test bench by outputting whether the value is from a clocked buffer of the multiplexer 13 or a clocked buffer to an arbitrary terminal of a LSI chip, therefore a fault of the clocked buffer set in the multiplexer 13 can be detected at the time of inspecting before the shipment.例文帳に追加

マルチプレクサ１３のＡおよびＢの値が反転状態であることから、マルチプレクサ１３のクロックドバッファ１３ａを介した値なのか、あるいは、クロックドバッファ１３ｂを介した値なのかをＬＳＩチップの任意の端子に出力することにより、専用のテストベンチにて故障を発見するため、マルチプレクサ１３に配置されたクロックドバッファ１３ａの故障を出荷検査時に発見することが可能となる。 - 特許庁

An E.V-type block hoist crane, a vertical-hole excavator of double layers-connecting structure, and carrying-out equipment are provided in the device.例文帳に追加

テスト堀りを介して、該縦穴堀削工事の空中体ホール円筒の壁に鋼板（５０）を固着し、ガードレールを固定し、Ｅ．Ｖ案内ローラ（２６）備えの縦穴堀削機（５）の先端は堀削歯（２５）と残土搬出スクリウー（３９）の回転と共に該搬出設備機（１４）に送られるＥ．Ｖ方式の搬出工事機で、中央に連絡通路（２０）で、縦穴堀削機（５）は４ツ折り機構と、油圧シリンダー（４６）を介して残土搬出スクリウー（３９）機構と共に該外経の縮少の備えとする。 - 特許庁

The output buffer 3 is formed by using a P channel transistor 1 as a transistor which inputs an input signal at its gate electrode and the source potential of an N channel transistor forming a NAND gate 8 as a precedent-stage driver is switched by a switch circuit 11 to make the level of the signal inputted to the gate electrode of the P channel transistor lower in a test than in normal use.例文帳に追加

出力バッファ３を、入力信号がそのゲート電極に入力されるトランジスタにＰチャネルトランジスタ１を用いて形成し、前段ドライバとしてのＮＡＮＤゲート８を形成しているＮチャネルトランジスタのソース電位を、スイッチ回路１１で切り替えることにより、上記Ｐチャネルトランジスタのゲート電極に入力される信号のレベルを、テスト時には通常使用時よりも低いレベルとするようにしたものである。 - 特許庁

A session tracking application includes monitoring means for monitoring activity on the associated interactive session, testing means for determining whether monitored activity includes an unload event, termination means for terminating the associated interactive session upon a determination of a selected unload event and notification means for notifying the associated web server to close out the interactive session.例文帳に追加

セッション・トラッキング・アプリケーションは、関連する対話セッション上でのアクティビティをモニタするモニタ手段と、前記モニタされたアクティビティがアンロード・イベントを有するかどうかを判定するテスト手段と、選択されたアンロード・イベントの判定に応じて前記関連する対話セッションを終了する終了手段と、前記対話セッションを終了するよう関連するウェブ・サーバに通知する通知手段とを有している。 - 特許庁

When signals in a scan clock unit outputted from a random pattern generator 102 for generating pseudo random signals at prescribed periods are matched with patterns in a scan clock unit inputted to the scan chain 101 of the ATPG patterns, a scan clock selection decoder 103 supplies a clock for inputting the signals in a scan clock unit outputted from the random pattern generator 102.例文帳に追加

スキャンクロック選択デコーダ１０３は、所定周期の擬似ランダム信号を発生するランダムパタン発生器１０２から出力されるスキャンクロック単位の信号とＡＴＰＧテストパタンの前記スキャンチェーン１０１に入力されるスキャンクロック単位のパタンとが一致するときに、前記ランダムパタン発生器１０２から出力されるスキャンクロック単位の信号を入力するためのクロックをスキャンチェーン１０１に供給する。 - 特許庁

The center server machine 8 detects a difference in color between the print-out 336 of a test pattern and the master sheet 337 from the up-loaded read image data, and the printer 3A or 3B as an object for investigation draws up a new printer ICC profile expressing the present color space according to the detection result, and updates the corresponding printer ICC profile in the printer ICC profile data base 330.例文帳に追加

センタサーバマシン８は、そのアップロードされた読取イメージデータから、テストパターンのプリントアウト３３６とマスタシート３３７との間のカラーの違いを検出し、その検出結果に基づいて、調査対象のプリンタ３A又は３Bの現在のカラースペースを表した新しいプリンタICCプロファイルを作成し、プリンタICCプロファイルデータベース３３０内の対応するプリンタICCプロファイルを更新する。 - 特許庁

The image forming apparatus 101 is provided with an image forming station forming developer images of two or more colors, a fixing apparatus 102 fixing the developer image formed on a sheet S, a detecting means detecting density or the chromaticity of a test pattern developer image fixed by a fixing apparatus 102, wherein a part of exchange parts for the image forming apparatus is a facing part facing a color sensor 115.例文帳に追加

本発明に係る画像形成装置の代表的な構成は、複数色の現像剤像を形成する画像形成ステーションと、シートＳ上に形成した現像剤像を定着させる定着器102と、定着器102により定着されたテストパターン現像剤像の濃度又は色度を検知する検知手段と、を備えた画像形成装置101において、画像形成装置の交換部品の一部がカラーセンサ115に対向する対向部であることを特徴とする。 - 特許庁

In the semiconductor operating speed guaranteeing circuit 10 provided in an LSI 13, an operating speed guaranteeing mode selector 11 sets a measuring mode and an operating speed guaranteeing state input circuit 12 generates input data to an input selector 13 to set operations of registers 5, 6 including a combinational circuit 4 in the LSI 3 to a most critical state by using a speed measuring special purpose test vector 1 and an LSI tester 2.例文帳に追加

ＬＳＩ３に設けられた半導体動作速度保証回路１０においては、速度測定専用テストベクタ１とＬＳＩテスタ２を用いることにより、ＬＳＩ３内の組み合わせ回路４を含むレジスタ５、６間の動作をもっともクリティカルな状態に設定するために、入力セレクタ１３に対し、動作速度保証モード選択回路１１が測定モードを設定し、動作速度保証状態入力回路１２が入力データを生成する。 - 特許庁

The invention relates to the agent for hair and the skin care preparation for dermal use, having a testosterone 5α-reductase inhibiting activity, androgen receptor binding inhibiting activity, and lipases inhibiting activity formulated with one or two or more kinds of solvent extracts selected from a group comprising Myrica nagi Hook.f.non Thunb., Rhododendron arboreum, Saraca indica, Bauhinia forficate L, Syzygium jambos (L.) Alston.例文帳に追加

ミリカ・ナギ（学名：Ｍｙｒｉｃａ ｎａｇｉ Ｈｏｏｋ．ｆ．ｎｏｎ Ｔｈｕｎｂ．）、ロードデンドロン・アルボレーム（学名：Ｒｈｏｄｏｄｅｎｄｒｏｎ ａｒｂｏｒｅｕｍ）ムユウジュ（学名：Ｓａｒａｃａ ｉｎｄｉｃａ）、ウシノツメ（学名：Ｂａｕｈｉｎｉａ ｆｏｒｆｉｃａｔｅ Ｌ）、フトモモ（学名：Ｓｙｚｙｇｉｕｍ ｊａｍｂｏｓ（Ｌ．）Ａｌｓｔｏｎ．）よりなる群の１種又は２種以上の溶媒抽出物を有効成分とし、優れたテストステロン５αーレダクターゼ阻害作用、アンドロゲン結合阻害作用、リパーゼ阻害作用を有し、これらを配合した頭髪用剤、皮膚外用剤を提供することにより、上記の課題を解決し得ることを見出した。 - 特許庁

To provide traffic shaping with a high efficiency in terms of a calculation amount by solving a problem of testing output queues of each virtual channel during each processing period and find whether or not cells to be sent are present, which is troublesome for a GCRA(general cell rate algorithm) equipped with a software program supporting many virtual channels, in the case of using the GCRA for a plurality of the virtual channels.例文帳に追加

複数の仮想回線でＧＣＲＡ（一般セルレートアルゴリズム）を使用する場合に、各処理周期中に各仮想回線の出力キューをテストして、送信すべきセルを有するかどうかを判定しなければならないが、多数の仮想回線をサポートするソフトウェアで実装されたＧＣＲＡにとってこの判定は面倒であるという問題点を解決し、計算量的に効率が高いトラフィックシェーピングを実現する。 - 特許庁

The hair or skin cosmetic and food/drink contain the active ingredients of the above-mentioned inhibitors each obtained by extraction of lethariellacladonioides, a kind of lichens belonging to Usneaceae with water or a hydrophilic organic solvent or a mixture thereof, therefore have a combination of the respective activities of these inhibitors and are useful for inhibiting sebum secretion and preventing skin inflammation and allergy caused by various factors.例文帳に追加

サルオガセ科地衣類の紅雪茶を、水若しくは親水性有機溶媒又はこれらの混合溶媒で抽出して得られるテストステロン５α−レダクターゼ阻害作用、ホスホリパーゼＡ２阻害作用、血小板凝集抑制作用、ヘキソサミニダーゼ遊離抑制作用、ヒアルロニダーゼ阻害作用を兼ね備え、及びこれらを配合した皮脂分泌の抑制及び種々の原因による皮膚の炎症及びアレルギーの防止に有用な頭髪又は皮膚化粧料、並びに飲食品である。 - 特許庁

The semiconductor device with the plurality of semiconductor storage devices mounted thereon for using test input data for inspection having a bit length of the divided data bit width, and the inspecting method thereof are constituted so that memory selection signals can be enabled for the all of the semiconductor storage devices or the arbitrary plurality of semiconductor storage devices, to write the plurality of semiconductor storage device simultaneously by one write operation.例文帳に追加

複数の半導体記憶装置を搭載し、データビット幅を分割したビット長のテスト入力データを用いて検査を行う半導体装置およびその検査方法であって、メモリ選択信号を全ての半導体記憶装置あるいは任意の複数の半導体記憶装置に対してイネーブルにすることが可能な構成にし、１度の書き込み動作で、同時に複数の半導体記憶装置に書き込みを可能とするものである。 - 特許庁

The prober 400 comprises a frame 410, at least one prober bar 420 having a first and a second end, a frame linkage 412 capable of immediately relocating the prober bar 420 to the frame 410 at a selectable place along the frame 410, and a plurality of electrically contacting pins along the prober bar 420, for electrically connecting a selected electronic system to a system controller during a test.例文帳に追加

プローバ４００は、フレーム４１０と、第１の端部及び第２の端部を有する少なくとも１つのプローババー４２０と、フレーム４１０に沿った選択可能な箇所でプローババー４２０をフレーム４１０に即座に再配置することを可能にするフレーム連結機構４１２と、テスト中に、選択された電子装置をシステムコントローラと電気接続させるための、プローババー４２０に沿った複数の電気接触ピンと、が含まれる。 - 特許庁

This benchmark test device 1 has: a hardware condition input reception means 21 receiving input of a hardware condition; a benchmark program generation means 33 generating a benchmark program based on the hardware condition input to the hardware condition input reception means; and a simulation execution means 34 executing simulation based on the benchmark program generated by the benchmark program generation means, and outputting a benchmark.例文帳に追加

ハードウエア条件の入力を受け付けるハードウエア条件入力受付手段（２１）と、ハードウエア条件入力受付手段に対して入力されたハードウエア条件に基づいてベンチマークプログラムを生成するベンチマークプログラム生成手段（３３）と、ベンチマークプログラム生成手段により生成されたベンチマークプログラムに基づくシミュレーションを実行してベンチマークを出力するシミュレーション実行手段（３４）と、を備えるベンチマークテスト装置（１）。 - 特許庁

The integrated circuit device is provided with a video signal generation unit 157 which outputs the image data as a video signal, a clock signal creation unit 158 which creates a clock signal of a high clock frequency as a dummy video signal, a selector 159 which selects either of the video signal or the clock signal, and a setting means which makes the selector 159 select the clock signal output in a test mode.例文帳に追加

本発明の集積回路装置は、画データをビデオ信号として出力するビデオ信号生成部１５７と、クロック周波数の高いクロック信号をダミービデオ信号として生成するクロック信号生成部１５８と、前記ビデオ信号または前記クロック信号のいずれかを選択するセレクタ１５９と、テストモード時にセレクタ１５９に前記クロック信号の出力を選択させる設定手段と、を具備した。 - 特許庁

This IEEE1394 serial bus tester that checks the operation of various communication facilities based on a 1394 communication protocol in equipment connected to the IEEE1394 serial bus is made to be switched between a service mode for preparing and testing a test command and a test sequence for test object equipment and a test mode for performing tests for the test object equipment according to the generated test command and test sequence.例文帳に追加

ＩＥＥＥ１３９４シリアルバスに接続される機器の１３９４通信プロトコルに基づく各種通信機能の動作をチェックするＩＥＥＥ１３９４シリアルバステスタであって、検査対象機器に対する検査コマンドおよび検査シーケンスの作成とテストを行う保守モードと、作成された検査コマンドおよび検査シーケンスに従って検査対象機器に対する検査を実行する検査モードに切り換えられるようにしたもの。 - 特許庁

To provide a reliable optical semiconductor device according to a request for superfineness in images and high precision in light detection by further improving position precision when joining the optical semiconductor device to an external electric circuit board and by achieving discrimination and detection immediately after joining the optical semiconductor device to the external electric circuit board before discriminating the degree of position deviation by an electrical test (image inspection).例文帳に追加

光半導体装置の外部電気回路基板への接合において、その接合における位置精度をさらに向上させるとともに、その位置ずれの程度を電気テスト（画像検査）で判別する前に、光半導体装置の外部電気回路基板への接合直後に判別・検知できるようにすることにより、画像の精細化および光検知の高精度化の要求に応じた信頼性の高い光半導体装置を提供することである。 - 特許庁

The semiconductor integrated circuit includes an address control circuit that generates a carry on activation of a test mode signal according to a column instruction word when the least significant bit of an external address is fixed, latches an initial internal address to the external address, combines the latched initial internal address and the carry to output the address successively increasing from the initial internal address by the carry.例文帳に追加

本発明の半導体集積回路は、外部アドレスの最下位ビットが固定にされる場合に、コラム命令語に応じて、テストモード信号が活性化すればキャリーを生成し、前記外部アドレスを初期内部アドレスにラッチして、ラッチされた前記初期内部アドレスと前記キャリーとを組み合わせることで、前記キャリーにより前記初期内部アドレスから順次増加するアドレスを出力するアドレス制御回路を含む。 - 特許庁

A write control circuit 8 is equipped with a flip-flop circuit which inverts its output each time a TAP controller 14 outputs an idle signal Idle representing that the TAP controller 14 is idle and is reset with a reset signal Reset outputted by the TAP controller 14 and this flip-flop circuit outputs its output as a write enable signal JWrEn to the tested circuit 4.例文帳に追加

書き込み制御回路８は、ＴＡＰコントローラ１４がアイドル状態であることを表すアイドル信号ＩｄｌｅをＴＡＰコントローラ１４が出力するごとに出力を反転させ、かつＴＡＰコントローラ１４が出力するリセット信号Ｒｅｓｅｔによりリセットされるフリップフロップ回路を備え、このフリップフロップ回路はその出力を書き込み許可信号ＪＷｒＥｎとして被テスト回路４に出力する。 - 特許庁

The computer 2 carries out score entry processing which includes a step for reading the test paper 4 through the image scanner 3 to acquire the image information, a step for acquiring the student information and the grading information as text information by image-processing the marks of the image information, and a step for storing at least the acquired student information and the grading information in a storage section.例文帳に追加

前記コンピュータ２は、イメージスキャナ３からテスト用紙４を読み取りそのイメージ情報を取得するステップと、前記イメージ情報の前記マークを画像処理することにより前記学生情報及び前記採点情報とをテキスト情報として取得するステップと、少なくとも取得された前記学生情報及び前記採点情報を記憶部に記憶させるステップとを含む成績記帳処理を行うことを特徴とする成績処理システム１である。 - 特許庁

In a semiconductor inspection apparatus having a loop counter counting a loop count of loop instructions for generating a pattern address to be given to pin electronics for DUT testing and the fail memory for storing information related to DUT pass/fail, the fail memory stores necessary information only when count output data of the loop counter change in an all trace mode which captures respective data in all inspection cycles.例文帳に追加

ＤＵＴのテストのためにピンエレクトロニクスに与えるパターンアドレスを発生するためのループ命令のループ回数をカウントするループ回数カウンタと、ＤＵＴのパス／フェイルに関する情報を格納するフェイルメモリを有する半導体検査装置において、前記フェイルメモリは、全ての検査サイクルで各データを取り込むオールトレースモード設定状態では、前記ループ回数カウンタのカウント出力データが変化した時にだけ必要な情報を格納することを特徴とするもの。 - 特許庁

In the multi-application IC card system including selective application loading and deleting capability, prior to loading an application onto an IC card, a test is conducted to determine whether or not the card is qualified to receive the application using personalization data stored on the card and comparing it with permission data associated with the application indicating one or more sets of cards upon which the application may be loaded.例文帳に追加

性能をローディングおよび削除する選択的なアプリケーションを有するマルチアプリケーションＩＣカードシステムは、ＩＣカード上へアプリケーションをロードする前に、カード上に格納されたパーソナル化データを使用し、かつ、アプリケーションをロードし得る１つ以上のカードのセットを示すアプリケーションに付随する許可データと比較する、アプリケーションをカードが受け取る資格があるかどうか判定するテストが行われる。 - 特許庁

This device, which performs simulation by using description information by the HDL and the like representing a predetermined circuit, constructs description information 31 by integrating information 311 showing the verification objective circuit and information 312 showing a test vector circuit, which is connected to the verification objective circuit shown by the information 311 to input/output verification information automatically generated in its own circuit from/to the verification objective circuit, together.例文帳に追加

所定の回路を表すＨＤＬ等による記述情報を用いてシミュレーションを行う装置であって、検証対象の回路を表す情報３１１と、この情報３１１によって表される検証対象の回路に対して接続され、検証対象回路との間で、自回路内で自動的に生成した検証用情報の入力又は出力を行うテストベクタ回路を表す情報３１２とを一体として記述情報３１を構成する。 - 特許庁

This device has an extraction means which extract parameter data to be used for an analog test model from the test program, and an analog simulation means which performs simulation using an analog DUT model for simulation of operations of the analog circuit of the test object and an analog test model connected to the analog DUT model for simulation of operations of an analog test part to be used for the analog test of the tester.例文帳に追加

本装置は、テストプログラムからアナログ試験モデルに用いるパラメータデータを抽出する抽出手段と、被試験対象のアナログ回路の動作をシミュレーションするアナログＤＵＴモデル、このアナログＤＵＴモデルに接続し、テスタのアナログ試験に用いるアナログ試験部の動作をシミュレーションするアナログ試験モデルを用いて、シミュレーションを行うアナログシミュレーション手段とを有することを特徴とする装置である。 - 特許庁

This system for measuring optical characteristic of an object to be optically measured (DUT) 104 comprises a light source 112 for generating a light signal applied to the optical DUT 104, a reference interferometer 106, a test interferometer 108 connected with the light source 112 optically, and a computing device 110 connected with the interferometers to assist the determination of optical characteristic of the optical DUT by utilizing amplitude and phase computing component.例文帳に追加

本発明は、光学被測定物（ＤＵＴ）（１０４）の光学特性を測定するためのシステムであって、前記光学ＤＵＴ（１０４）に加えられる光信号を発生するための光源（１１２）と、基準干渉計（１０６）、及び、光源（１１２）に光学的に結合されたテスト干渉計（１０８）と、干渉計に結合され、振幅及び位相計算コンポーネントを利用して、光学ＤＵＴの光学特性の判定を助ける計算装置（１１０）が含まれる、システムを提供する。 - 特許庁

The system comprises DUT simulation means which simulates the operation of the device under test, first switching means which pulls up a pin of the DUT simulation means, second switching means which pulls down the pin of the DUT simulation means, and setting determination means which turns on or off the first and second switching means on the basis of the setting of an active load of the test program and the setting of a comparator.例文帳に追加

本装置は、被試験対象の動作をシミュレーションするＤＵＴシミュレーション手段と、このＤＵＴシミュレーション手段のピンをプルアップする第１のスイッチ手段と、ＤＵＴシミュレーション手段のピンをプルダウンする第２のスイッチ手段と、テストプログラムのアクティブロードの設定及びコンパレータの設定に基づいて、第１、第２のスイッチ手段のオンまたはオフを行う設定判定手段とを備えたことを特徴とする装置である。 - 特許庁

The device includes two or more logic blocks (core 30, 50 and UDL 40) provided with a multitude of SCAN cells for testing and applied by different SCAN style, and a SCAN signal conversion circuit 100, which is connected to the logic block, for converting input SCAN signal corresponding to either one of the logic blocks to a variety of SCAN signals for controlling the shift and normal functioning of the logic blocks.例文帳に追加

テストするための多数個のＳＣＡＮセルを具備した異なるＳＣＡＮスタイルが適用された２個以上のロジックブロック（コア３０，５０、ＵＤＬ４０）と、このロジックブロックに接続され、ロジックブロックのシフト及び正規動作を制御するために、前記ロジックブロックのうちいずれか一つに対応する入力ＳＣＡＮ信号を多様なＳＣＡＮ信号に変換するためのＳＣＡＮ信号変換回路１００とを含む。 - 特許庁

An address cache 128 associates cache blocks including texture addresses of word unit outputted from a depth test unit 125, with a correction flag indicating by word whether or not texture cache block unit addresses and texture addresses of word unit consisting of the cache block are texture addresses which are needed to correct the texture addresses stored in an address memory 104 corresponding to the texture addresses of word unit, and temporarily stores the chace blocks.例文帳に追加

アドレスキャッシュ１２８は、デプステスト部１２５から出力されたワード単位のテクスチャアドレスを含むキャッシュブロックと、テクスチャキャッシュブロック単位アドレス、および、そのキャッシュブロックを構成するワード単位のテクスチャアドレスが、そのテクスチャアドレスに対応するアドレスメモリ１０４に記憶されているテクスチャアドレスを修正する必要があるテクスチャアドレスであるかどうかをワード単位で表す修正フラグとを対応付けて、一時的に記憶する。 - 特許庁

A ROM in a control device incorporating a CPU, the ROM, a RAM, and peripheral circuits stores the moving patterns of a cup holding device by a moving device comprising a vertical moving means and a horizontal moving means according to the sold beverages when various beverages are sold and also stores the moving patterns of the cup holding device by the moving device for operation confirmation tests when the cup type dispenser is installed.例文帳に追加

ＣＰＵ、ＲＯＭ、ＲＡＭ及び周辺回路を内臓している制御装置のＲＯＭに、縦方向移動手段及び横方向移動手段で構成される移動装置による各種飲料を販売する際の販売する飲料に応じたカップ保持装置の移動パターンを記憶すると共に、カップ式自動販売機の設置時の動作確認用のテストなどを行なうための移動装置によるカップ保持装置の移動パターンを記憶する。 - 特許庁

This semiconductor memory device is provided with a first non-volatile memory 14 having a first external interface and capable of recording one bit data in one memory cell; a second non-volatile memory 12 having a test terminal interface and capable of recording a plurality of data in one memory cell; and a control means 13 having a second external interface and for controlling a physical status inside the second non-volatile memory.例文帳に追加

半導体記憶装置は、第１外部インターフェイスを有し１つのメモリセルに１ビットのデータを記録することが可能な第１不揮発性メモリ１４と、テスト端子インターフェイスを有し１つのメモリセルに複数のデータを記録することが可能な第２不揮発性メモリ１２と、第２外部インターフェイスを有し前記第２不揮発性メモリ内部の物理状態を制御するように構成された制御手段１３とを具備する。 - 特許庁

The VICS light beacon, which is equipped with transmitting means 12 and 13 transmitting modulated light signals and receiving means 15 and 14 demodulating signals of a specific signal transmission rate among received light signals and uses different transmission clock and reception clock to respectively modulate a transmit signal and demodulate a receive signal, is provided with a transmission clock switching means 16 which supplies the reception clock to the transmitting means 12 and 13 in a normal communication.例文帳に追加

変調した光信号を送信する送信手段12、13と、受信した光信号の中から特定の信号伝送速度の信号を復調する受信手段15、14とを備え、送信信号の変調に使用する送信クロックと受信信号の復調に使用する受信クロックとを異にするＶＩＣＳ光ビーコンにおいて、通常通信時に、送信手段に前記送信クロックを供給し、通信動作テスト時に、送信手段に前記受信クロックを供給する送信クロック切替手段16を設けている。 - 特許庁

The electric fuse circuit includes a first nonvolatile memory cell connected to a first bit line, a second nonvolatile memory cell connected to a second bit line, a latch connected to the first bit line and the second bit line, and a bias current circuit supplying a bias current varied in response to a bias control signal during test operation to one of the first bit line and the second bit line through the latch.例文帳に追加

ここに提供される電気的なヒューズ回路は、第１ビットラインに接続された第１不揮発性メモリセルと、第２ビットラインに接続された第２不揮発性メモリセルと、前記第１ビットラインと前記第２ビットラインに接続されたラッチと、テスト動作の間のバイアス制御信号に応答して可変されるバイアス電流を前記ラッチを通じて前記第１ビットラインと前記第２ビットラインのうちのいずれか１つに供給するバイアス電流部とを含む。 - 特許庁

A test pattern success/failure judging circuit includes a second logical circuit group capable of holding the parallel signals for a plurality of channels outputted from a receiving circuit 15, a third logical circuit group generating the expected value of the signal newly outputted from the receiving circuit, and a fourth logical circuit group comparing the parallel signals presently received from the receiving circuit and the expected value, thereby no signal synchronization is required for this signal comparison.例文帳に追加

受信回路（１５）から先に出力された複数チャネル分のパラレル信号を保持可能な第２論理回路群と、この保持信号に基づいて、上記受信回路から新たに出力される信号の期待値を生成する第３論理回路群と、受信回路から現在取り込まれたパラレル信号と上記期待値とを比較する第４論理回路群とを含んでテストパターン合否判定回路を構成することにより、上記信号比較における信号同期を不要とする。 - 特許庁

To provide an apparatus and a method for concealing defective pixels in image sensors, by which the provision of an external storage means, is unnecessitated, the testing on every occasion, so as to program defective pixels is unnecessitated and moving defect pixels for the use of a user can be concealed and to provide a computer-readable recording medium in which a program to realize the method is recorded.例文帳に追加

外部に別に格納手段を設ける必要がないのみでなく、いちいちテストをして欠陥ピクセルに対するプログラミングをする必要もなく、ユーザが使用する間にも動く欠陥ピクセル(Moving defect pixel)に対する補正が可能となるようにするための、イメージセンサの欠陥ピクセル補正装置及びその方法と、前記方法を実現させるためのプログラムを記録したコンピュータで読み出すことができる記録媒体を提供する。 - 特許庁

This aqueous sticklike antiacne composition comprises one or two or more kinds selected from a keratolytic/keratin peeling agent, a fungicide, a sebum inhibitor/absorbent, a protease inhibitor, a lipase inhibitor, a testosterone 5α-reductase inhibitor, vitamin B_6 hydrochloride, a sulfocarbolate, arginine and an arginine derivative, a water-soluble polyhydric alcohol, a higher fatty acid salt, a water-soluble polymer and purified water.例文帳に追加

水性スティック状抗アクネ用組成物において、角質軟化・剥離剤，殺菌剤，皮脂抑制・吸収剤，プロテアーゼ阻害剤，リパーゼ阻害剤，テストステロン５α−リダクターゼ阻害剤，ビタミンＢ_６塩酸塩，スルフォ石炭酸塩，アルギニンおよびアルギニン誘導体から選ばれる一種または二種以上と、水溶性多価アルコールと、高級脂肪酸塩と、水溶性高分子と、精製水とを含有する、水性スティック状抗アクネ用組成物。 - 特許庁

The semiconductor integrated circuit 1 comprising both the functional hardware having the prescribed functions and the CPU for implementing the prescribed functions by executing software programs is provided with both a first storage part 6 for storing test data generated by the CPU for verifying the functions of the semiconductor integrated circuit 1 and a second storage part 7 for storing verification result data on the results of verification on the functions of the semiconductor integrated circuit 1.例文帳に追加

所定の機能を有する機能ハードウェアと、ソフトウェアのプログラムを実行することにより所定の機能を実現するＣＰＵとからなる半導体集積回路１において、ＣＰＵが生成した半導体集積回路１の機能検証を行うためのテストデータを格納する第１の記憶部６と、半導体集積回路１の機能検証の結果に関する検証結果データを格納する第２の記憶部７とを備えるように構成される。 - 特許庁

The imaging apparatus comprises a section 103 for developing inputted image data into bit data, and means 104 for forming an image on a recording medium based on the bit data wherein a signal for initialization the image developing section 103 and a test start signal for performing test operation of the imaging means are delivered to the image developing section 103 and the imaging means 104 through a signal line S1.例文帳に追加

入力された画像データをビットデータに展開する画像展開部１０３と、そのビットデータに基づいて記録媒体に画像形成を行う画像形成手段１０４とを備え、画像展開部１０３の初期化を行うための初期化信号と、前記画像形成手段の試験動作を行うためのテスト開始信号とを共用の信号線Ｓ１を通してそれぞれ画像展開部１０３と画像形成手段１０４に送出する。 - 特許庁