「NOT-AND gate」に関連した英語例文の一覧と使い方(20ページ目) - Weblio英語例文検索

When succeeding in face recognition by a face detection processing circuit 116, a TV-AF control is performed by setting a face frame including a recognized face area and following up an object and an ordinary frame not following up the object in an AF gate 112, and adding AF evaluated values of the respective frames output from an AF signal processing circuit 113.例文帳に追加

顔検出処理回路１１６で顔認識が成功した場合、認識された顔領域を含み被写体に追従する顔枠と被写体に追従しない通常枠とをＡＦゲート１１２に設定し、ＡＦ信号処理回路１１３から出力される各枠のＡＦ評価値を加算することにより、ＴＶ−ＡＦ制御を実行する。 - 特許庁

A hexadecagonal clipping means 101 compares a signal level (clip level=RL) requiring predetermined clipping as a wireless communication system with an amplitude value of I and Q signals, performs clipping when the amplitude value is larger than the RL, and delivers a signal indicating whether clipping is performed or not to an AND gate 104.例文帳に追加

１６角形クリッピング手段１０１は、無線通信システムとしてあらかじめ定められているクリッピングを行う必要がある信号レベル（クリップレベル＝ＲＬ）とＩ，Ｑ信号の振幅値とを比較し、ＲＬよりも大なる場合はクリップ処理を行うとともに、クリップ処理を行ったか否かを示す信号をアンドゲート１０４へ出力する。 - 特許庁

Then, a metal silicide layer is formed by reacting the metal film 12, the gate electrodes 8a, 8b, the n^+ type semiconductor region 9b and the p^+ type semiconductor region 10b are reacted by effecting a first heat treatment and, thereafter, a barrier film 13 and a not yet reacted metal film 12 are removed to remain the metal silicide layer.例文帳に追加

それから、第１の熱処理を行って金属膜１２とゲート電極８ａ，８ｂ、ｎ^＋型半導体領域９ｂおよびｐ^＋型半導体領域１０ｂとを反応させて金属シリサイド層を形成してから、バリア膜１３および未反応の金属膜１２を除去し、前記金属シリサイド層を残す。 - 特許庁

Thus, a drive current supplied from the anode terminal of the thyristor d1 in an ON state becomes currents Ik2 and Ik1 flowing to the collector of an NPN transistor 62 and the side of the collector of a PNP transistor 61 and a current Ig reaching the ground from the gate terminal through the buffer circuit 101 is not generated.例文帳に追加

これにより、オン状態にあるサイリスタｄ１のアノード端子から供給される駆動電流は、ＮＰＮトランジスタ６２のコレクタやＰＮＰトランジスタ６１のコレクタ側に流れる電流Ｉｋ２、Ｉｋ１となって、ゲート端子からバッファ回路１０１を介してグランドへ至る電流Ｉｇは生じない。 - 特許庁

To set the door body 7 and the counterweight 9 on a waterway 1 or not less than a planning water level G when opening a gate by adjusting the angle, can be performed by reducing a dimension of an axial height F to thereby lower an operation place (a work place) of the extensible/contractible bolt 36 and the angle adjusting mechanism 33 to improve workability and safety.例文帳に追加

上記角度調整によりゲート開時に、扉体７及びカウンタウエイト９が水路１上あるいは計画水位Ｇ以上となるようにすることを、軸芯高Ｆの寸法を小さくして果たせ、これに伴い、伸縮ボルト３６及び角度調整機構３３の操作箇所（作業箇所）が低くなり作業性及び安全性の向上を図ることができる。 - 特許庁

Relating to the drive voltage to supply to the driver for driving a liquid crystal display panel, equipped with source lines, gate lines and a common electrode, the source voltage and the common voltage are not maintained to the desired voltage through all the selection periods, but rather is maintained to a desired voltage in a period prior to, but including the end of the selection period.例文帳に追加

ソース線、ゲート線およびコモン電極を備えた液晶表示パネルを駆動するドライバに供給する駆動電圧に関して、選択期間における全期間において、ソース電圧およびコモン電圧を所望の電圧に維持するのではなく、選択期間の終了時を含む期間であって選択期間の終了時よりも前の所定期間において、ソース電圧およびコモン電圧を所望の電圧に維持するようにする。 - 特許庁

Accordingly, since the relatively large current necessary for heating the micro nozzle 10 can be controlled only by applying a low current to the gate electrode 24, it is not necessary to install a current control device or the like to control the power to heat the micro nozzle 10 outside, and it is possible to aim a drastic miniaturization and simplification of a circuit for heating the micro nozzle 10.例文帳に追加

したがって、マイクロノズル１０を加熱するために必要な比較的大きな電流を、ゲート電極２４に低電流を印加するだけで制御することができるので、マイクロノズル１０の加熱を行うための電力を制御する電流制御装置などを外部に備える必要がなくなり、マイクロノズル１０の加熱用の回路の大幅な小型化、簡素化を図ることができる。 - 特許庁

When removal of the first metal film 13A consisting essentially of aluminum whose etching progress speed is higher is ended, etching is completed, so that the first metal film 13A is not excessively removed and an outer side surface of a first layer 13a and an outer side surface of a second layer 13b of a gate electrode 13 are continued in nearly a flush state.例文帳に追加

エッチング進行速度の速いアルミニウムを主成分とする第１金属膜１３Ａの除去が済めば、エッチングが完了するので、第１金属膜１３Ａが過剰に除去されることがなく、ゲート電極１３の第１層１３ａの外側面と第２層１３ｂの外側面は、ほぼ面一状に連なる。 - 特許庁

The switching element T8 is connected to a first power supply terminal 1 at the gate, connected to the source of the transistor T6 at the source, connected to the substrate terminal of the transistor T6 at the drain, conducted when the size relation of power supply voltages supplied to the power supply terminals 1 and 2 is normal, and not conducted when it is abnormal.例文帳に追加

スイッチング素子Ｔ８は、ゲートが第１電源端子１に接続され、ソースがトランジスタＴ６のソースと接続され、ドレインがトランジスタＴ６の基板端子と接続され、電源端子１、２に与えられる電源電圧の大小関係が正常な場合には導通し、異常な場合には非導通となる。 - 特許庁

This automatic stop unit comprises an engine automatic stop unit 3 which stops the engine subject to inclusion of the vehicle running at or lower than the set vehicle speed, and an ETC unit 2 which receives a compulsive stop signal transmitted from the ETC(Electric Toll Collection system) gate and forces the engine automatic stop unit to stop the engine even though the conditions are not met.例文帳に追加

車両が設定車速以下の状態であることを含むことを条件にエンジンを停止させるエンジン自動停止ユニット３と、ＥＴＣゲートから送信される強制停止信号を受信し条件を満たしていなくてもエンジン自動停止ユニットに対しエンジンを停止させるようにするＥＴＣユニット２とを備える。 - 特許庁

The AND gate 104 controls a selector 103 to deliver an I/Q signal outputted from the hexadecagonal clipping means 101 selectively when a signal indicating that clipping is performed is received from the hexadecagonal clipping means 101, and to deliver an I/Q signal outputted through a timing regulator 102 selectively when a signal indicating that clipping is not performed is received.例文帳に追加

アンドゲート１０４は、１６角形クリッピング手段１０１からクリップ処理を行ったことを示す信号を受けたときには、１６角形クリッピング手段１０１から出力されるＩ／Ｑ信号を選択して出力し、クリップ処理を行わなかったことを示す信号を受けたときには、タイミング調整器１０２を介して出力されるＩ／Ｑ信号を選択して出力するように、セレクタ１０３を制御する。 - 特許庁

To obtain a semiconductor thin film depositing system and method for forming the gate insulating film of an FET, or the like, on a semiconductor wafer, or the like, in which the film is formed while eliminating defects and impurities by controlling the quantity of a material gas being supplied to a film deposition chamber such that the material gas is not supplied excessively nor deficiently.例文帳に追加

半導体ウェハ等にＦＥＴのゲート絶縁膜などを形成するための半導体薄膜成膜装置および成膜方法について、成膜室に供給される原料ガスの量を、過剰に供給することなく、また、供給量を不足させることなく制御し、膜中の欠陥や不純物を生じさせないようにすること。 - 特許庁

The power amplification device comprises: grounding parts connected to via holes for grounding; a source electrode grounding conductor which connects grounding parts; a source electrode coupled to the source electrode grounding conductor; an inner source electrode which is not in contact with the source electrode grounding conductor; a drain electrode; a gate electrode; and a grounding bridge directly connecting the inner source electrode and the grounding parts.例文帳に追加

電力増幅装置は、接地のためのビアホールと接続する接地部と、接地部を接続するソース電極接地導体と、ソース電極接地導体に連結したソース電極と、ソース電極接地導体に接触しない内側ソース電極と、ドレイン電極と、ゲート電極と、内側ソース電極と接地部とを直接接続する接地ブリッジと、を備える。 - 特許庁

In an entrance gate 3, the ticket information wirelessly transmitted from the cellular phone 1 is received in the entrance of the customer to judge whether the ticket is a normal ticket or not on the basis of the ticket information and preliminarily registered ticket data, and the entrance of the customer is permitted only when it is the normal ticket.例文帳に追加

また、入場ゲート３において顧客が入場する際に携帯電話機１から無線によって送信されたチケット情報を受信し、当該チケット情報及び予め登録されたチケットデータに基づいて正規のチケットであるかどうかを判別し、正規のチケットであった場合にのみ入場を許可する。 - 特許庁

When an overcurrent or an overvoltage is detected on the sound phases in an unballance accident, the gate of the thyristor controlling the series capacitor is blocked so that the errors in the capacitor operation do not cause disturbance on the power system and a stabilized operation of the capacitor is obtained in and after the unbalance accident.例文帳に追加

不平衡事故により健全相に過電流や過電圧が検出されると、サイリスタで制御される直列コンデンサのサイリスタをゲートブロックし、健全相のサイリスタで制御される直列コンデンサの誤動作が系統に外乱を与えることにならないようにし、不平衡事故中及び事故後のサイリスタで制御される直列コンデンサのサイリスタの安定な動作が得られるようにした。 - 特許庁

Gate wiring 41 of plural drive transistors(TRs) 30 of drive circuit regions is arranged along polygonal lines having two segment of different two directions and bent parts 90 in a flat view and channels regions 31 of the drive TRs are arranged along these two segments so as not to overlap on the bent parts in a flat view.例文帳に追加

駆動回路領域の複数の駆動トランジスタ３０のゲート配線４１は、平面的に見て、異なる２つの方向の２つの線分と屈曲部９０とを有する折れ線に沿って配置され、駆動トランジスタのチャネル領域３１は、平面的に見て、その屈曲部と重複しないように、その２つの線分に沿って配置されている。 - 特許庁

Concretely, an image containing at least the face of the pedestrian M is taken by the camera 101 while the pedestrian M is present between a point C and a point A in the passage 1, and whether the pedestrian M is a preliminarily registered person or not is determined by use of the acquired image while the pedestrian M moves the point A to the gate device 3.例文帳に追加

具体的には、通行路１におけるＣ地点からＡ地点の間に歩行者Ｍが存在する間に、歩行者Ｍの少なくとも顏を含む画像をカメラ１０１で撮像し、Ａ地点からゲート装置３まで歩行者Ｍが到達する間に、取得した画像によって、当該歩行者Ｍがあらかじめ登録された人物であるか否かを判定する。 - 特許庁

To provide a discharge circuit which intercepts occurrence of after-image by discharging a gate off voltage being a negative voltage to a ground voltage level at high speed when an external voltage is shut off and is not applied to a display panel due to a standby mode of a display device, impulses, or power failure, and a display device including the discharge circuit.例文帳に追加

表示装置の待機モードや、衝撃、停電により、表示パネルに外部電圧が供給されずに遮断されたとき、負電圧のゲートオフ電圧を接地電圧レベルに高速で放電させることにより、残像の発生を遮断することができる放電回路及びこれを備えた表示装置を提供すること。 - 特許庁

A drive controlling transistor T5 is inserted between the driver transistor T4 for applying a drive current corresponding to a gate potential Vg from a power supply PVdd to an organic electroluminescence element EL and the organic electroluminescence element EL and a short-circuiting transistor T3 is provided which controls whether or not the driver transistor T4 is to be diode-connected.例文帳に追加

ゲート電位Ｖｇに応じた駆動電流を電源ＰＶｄｄから有機ＥＬ素子ＥＬに流す駆動トランジスタＴ４と前記有機ＥＬ素子の間に駆動制御トランジスタＴ５を挿入配置するとともに、駆動トランジスタＴ４をダイオード接続するかを制御する短絡トランジスタＴ３を設ける。 - 特許庁

A crystal defect caused by the implantation of a fluorine ion can be recovered to decrease the leak level of the p-channel MOS transistor and a fluctuation in the leak by the steps of implanting a fluorine ion for forming the fluorine ion implantation region, implanting ion for forming a p-tyep LDD6, and heat treating before forming side walls of gate electrodes 3, 23 at temperatures not less than 900°C.例文帳に追加

フッ素イオン注入領域形成用のフッ素イオン注入、ｐ型ＬＤＤ６形成用のイオン注入後で、かつ、ゲート電極３，２３のサイドウォールの形成前に９００℃以上の熱処理を行うことにより、フッ素イオン注入による結晶欠陥を回復することが出来，その結果ｐチャネル型ＭＯＳトランジスタのリークレベルを低くすることができ，かつリークのばらつきも小さくできる。 - 特許庁

To provide a surface-sizing agent which is used for making paper, can exhibit not only a general paper-sizing effect but also an instantaneous sizing effect required for offset printing (especially offset printing for newspaper), and is suitable for a gate roll coating method (namely, little produces insolubles in the presence of an acid or a polyvalent metal and exhibits an excellent sizing effect by the method).例文帳に追加

用紙の一般的なサイズ効果はもとより、オフセット印刷（特に新聞用オフセット印刷）に要求される瞬時サイズ効果を発現でき、かつゲートロール塗工方式に適した（即ち、酸や多価金属の存在下で不溶物が殆ど発生せず、しかも当該方式で優れたサイズ効果を発揮する）製紙用表面サイズ剤を提供すること。 - 特許庁

The amplification apparatus having a carrier amplifier and peak amplifier for amplifying an input signal to be outputted as an output signal includes a comparator for comparing a potential difference between both edges of a resistor disposed in a gate bias circuit of the peak amplifier with a predetermined threshold value, and a failure detection circuit for outputting the signal for indicating whether or not the failure has occurred based on the signal outputted from the comparator.例文帳に追加

キャリア増幅器及びピーク増幅器を有し、入力信号を増幅して出力信号として出力する増幅装置において、ピーク増幅器のゲートバイアス回路に配置された抵抗の両端電位差を所定の閾値と比較する比較器と、この比較器から出力される信号に基づいて故障の有無を示す信号を出力する故障検出回路と、を備える増幅装置に関する。 - 特許庁

As a result, even if the ripple component by the switching action of the DC-DC converter is superposed on the driving voltage Va, always the same voltage Vgs between the gate and the source is supplied by each of the scanning lines to the light emitting transistor Tr 2 and the state varying in the light emission luminance by each of the scanning lines is not resulted.例文帳に追加

従って、駆動電圧ＶａにＤＣ−ＤＣコンバータのスイッチング動作によるリップル成分が重畳されていても、走査ラインごとに常に同一のゲート・ソース間電圧Ｖgsが、発光駆動トランジスタＴr2に供給され、走査ラインごとに発光輝度が異なる状態になされるという問題を解消する。 - 特許庁

A charge/voltage conversion amplifier reads charge information as data in driving a detection element, reads a leak current component as data in not driving the detection element, performs a difference arithmetic operation between the charge information and the leak current component to calculate difference data, and performs addition/subtraction corresponding to gate lines G1-G10 as drive lines for driving the detection element when performing the difference arithmetic operation.例文帳に追加

電荷電圧変換アンプは、検出素子を駆動させたときのデータである電荷情報を読み出し、検出素子を駆動させないときのデータであるリーク電流成分を読み出し、その電荷情報と、リーク電流成分との差分演算を行って差分データを求め、その差分演算を行う際に、検出素子を駆動させる駆動ラインであるゲートラインＧ１〜Ｇ１０に応じた加減算を行う。 - 特許庁

In a circuit for generating a random number in a shift register 40 operating by clock CLK output from a VCC (voltage controlled oscillator) 30 and an XOR gate 42 by an M system, control voltage S11 of a regulator 10 in which not only power supply voltage VDD and operating temperature but also current consumption of a load circuit 20 change output voltage Vout is used as an input of the VCO 30.例文帳に追加

VCO３０から出力されるクロックCLKで動作するシフトレジスタ４０とXORゲート４２でＭ系列により乱数生成する回路において、電源電圧VDD、動作温度だけでなく、負荷回路２０の消費電流でも出力電圧Voutが変化するレギュレータ１０の制御電圧Ｓ１１をVCO３０の入力としている。 - 特許庁

When an externally input first test signal ST1 becomes active, the operation of an operational amplifier circuit A2 is halted, causing the output end of the operational amplifier circuit A2 becoming to a high level and a PMOS transistor M7 turning to OFF, and the operation of a second overcurrent protection circuit 4 is halted so as not to affect the gate voltage of an output voltage control transistor M1 at all.例文帳に追加

外部から入力された第１テスト信号ＳＴ１がアクティブになると演算増幅回路Ａ２の動作を停止させ、演算増幅回路Ａ２の出力端がハイレベルになってＰＭＯＳトランジスタＭ７はオフし、第２過電流保護回路４は、出力電圧制御トランジスタＭ１のゲート電圧に対してまったく影響を与えなくなるように、動作を停止するようにした。 - 特許庁

The security protection space 100 includes a reader-writer for changing the states stored in the storage device of the container, and a gate 102 for making the container pass through when a state stored in the storage device of the container is inhibition, and not making the container pass through when a state stored in the storage device of the container is permission.例文帳に追加

機密保持空間１００は，前記容器の記憶装置に記憶されている状態を変更する読書き装置と，前記容器の記憶装置に記憶されている状態が禁止である場合，当該容器を通過させ，前記容器の記憶装置に記憶されている状態が許可である場合，当該容器を通過させないゲート１０２とを備える。 - 特許庁

A raking-in plate 20 is pivoted on a lower part of a loading plate 7 moved up and down along a deflector 5 mounted inside of the tail gate 3, and a back flow preventing panel 24 is mounted at a lower part of the loading plate 7 for preventing the back flow of the garbage not reversed in reversing the raking-in plate 20, from the body.例文帳に追加

テールゲート３の内部に配置されたデイフレクタ５に沿って昇降する積込板７の下部に掻込板２０を枢着し、積込板７の下方に掻込板２０が反転したときに反転しないで塵芥がボディーから逆流することを防止する逆流防止パネル２４を配置して構成される。 - 特許庁

To solve the problem that, in an inverter amplifier constituted of field effect transistors, since an amplification factor is made worse by gate voltage variation in a field effect transistor that is a constant current source and voltage variation is mixed via a DC bias electric wire in multi-stage connection, adverse influences are exerted each other and desired performance can not be obtained.例文帳に追加

電界効果型トランジスタで構成されるインバータアンプは、定電流源である電界効果型トランジスタのゲート電圧変動により増幅率が悪化し、多段接続時には直流バイアス電線を介して電圧変動が混合するため互いに悪影響を及ぼし合い、所定の性能が得られない。 - 特許庁

Threshold voltages of the first and second pass gate transistors are set, to supply subthreshold currents to the first and second pull-down transistors, if a memory cell is not accessed, so that the conductive terminal of the pull-down transistor to be turned off is maintained at a voltage level corresponding to the logical high voltage.例文帳に追加

第一及び第二パスゲートトランジスタのスレッシュホールド電圧は、ターンオフされるプルダウントランジスタの導通端子が論理高電圧に対応する電圧レベルに維持されるようにメモリセルがアクセスされていない場合に第一及び第二プルダウントランジスタへサブスレッシュホールド電流が供給されるようなものである。 - 特許庁

Accordingly, the exposure preventive films 122 in minute film coupling structure are formed between the sidewall insulating films 120 and the insulator buried in films 130 so that any exposing trenches of the surface of the semiconductor substrate 100 may not be formed between the active region wherein the gate electrodes 162 are formed and the trench element isolating region.例文帳に追加

従って、膜の結合構造が緻密な露出防止膜１２２を側壁絶縁膜１２０と絶縁物埋込層１３０との間に形成することにより、ゲート電極１６２が形成される活性領域とトレンチ素子分離領域との間に半導体基板１００の表面を露出する溝が形成されないようにする。 - 特許庁

An inverter is inserted between a switching TFT and a driving TFT in each pixel and then even if the potential accumulated in the holding capacitor in the pixel varies with the OFF current of the switching TFT, the gate-source voltage of the driving TFT does not vary, so that the drain current of the driving TFT can be held constant.例文帳に追加

各画素内のスイッチング用ＴＦＴと駆動用ＴＦＴの間にインバータを挿入することで、スイッチング用ＴＦＴのＯＦＦ電流により画素内の保持容量に蓄えられる電位が変化したとしても、駆動用ＴＦＴのゲート・ソース間電圧は変化せず、駆動用ＴＦＴのドレイン電流を一定に保つことができる。 - 特許庁

In addition, when the gate potential of the MOSFETs 6 and 7 is not fixed at a source potential and unstable condition occurs while the voltage is applied between them, the voltage can be kept within a range of voltage of VF due to PN junction by one piece of the four-terminal thyristor 11.例文帳に追加

ＭＯＳＦＥＴ６、７がオフした状態において、出力端子８ａ、８ｂ間に電圧が印加されているとき、ＭＯＳＦＥＴ６、７のゲート電位がソース電位に対して固定されず不安定な状態となるのを、４端子サイリスタ１１の１個分のＰＮ接合によるＶＦの電圧の範囲に抑えることができる。 - 特許庁

The level shift circuit has first and second N type MOS transistors whose gates are driven by the predriver circuit, wherein an anode is connected to drains of the first or second N type MOS transistor to which the gate of the high-side transistor is not connected, and a cathode is further provided with a diode connected to an output terminal.例文帳に追加

レベルシフト回路は、プリドライバ回路によりゲートが駆動される第１及び第２のＮ型ＭＯＳトランジスタを有し、アノードがハイサイドトランジスタのゲートが接続されていない第１又は第２のＮ型ＭＯＳトランジスタのドレインに接続され、カソードが出力端子に接続されているダイオードを更に備えている。 - 特許庁

A gate insulating film 10 includes a first oxynitride film 11 having a first principal surface 111 and a second principal surface 112 opposed to the first principal surface 111, a second oxynitride film 12 having a nitride concentration of not less than 1×10^21 atoms/cm^3 on the first principal surface 111, and a third oxynitride film 13 arranged on the second oxynitride film 12.例文帳に追加

ゲート絶縁膜１０は、第１主面１１１及びその第１主面１１１に対向する第２主面１１２を有する第１の酸窒化膜１１と、第１主面１１１上の、窒素濃度が１×１０^21原子／ｃｍ^3以上の第２の酸窒化膜１２と、第２の酸窒化膜１２上に配置された第３の酸窒化膜１３とを含む。 - 特許庁

For the purpose of attaining a high integration of the flash memory to increase a coupling ratio of an interpolysilicon insulating film formed between polysilicons with use for floating and control gates, a second polysilicon film 18 for the floating gate is formed not by etching using a mask but by depositing a first polysilicon film 16 thereunder and selectively growing it.例文帳に追加

フラッシュメモリで高集積化を達成して、フローティングゲートとコントロールゲートに用いられるポリシリコンの間に構成されたインタポリ絶縁膜のカップリング比を高めるために、フローティングゲート用第２ポリシリコン膜１８をマスクを用いた蝕刻で形成せずに、下部に第１ポリシリコン膜１６を蒸着してこれを選択的に成長させ第２ポリシリコン膜を形成する。 - 特許庁

In this semiconductor memory device having a memory cell for storing data by accumulating electric charges such as electrons and the like in a floating gate FG or by not accumulating, data desired to restore is stored by making the memory cell a first memory cell Q2 having a first charges exchange capability and a second memory cell Q3 having a second charges exchange capability.例文帳に追加

本発明は、フローティングゲートＦＧに電子などの電荷を蓄積するまたはしないことによりデータを記憶するメモリセルを有する半導体記憶装置において、そのメモリセルを第１の電荷交換能力を持つ第１のメモリセルＱ２と第２の電荷交換能力を持つ第２のメモリセルＱ３にすることで、復活させたいデータを記憶させることを特徴とする。 - 特許庁

To provide a method of manufacturing a semiconductor device in which the impurity contained in a lower wiring layer is not diffused to a metal silicide gate electrode side even when an insulating layer is heat-treated, and to provide a sputtering target for metal silicide wiring which can suppress the particles generated by charge-up, and its manufacturing method.例文帳に追加

絶縁層の熱処理によっても下層の配線層に含まれる不純物が金属シリサイドのゲート電極側に拡散することがない半導体装置の製造方法、チャージアップによるパーティクルの発生を抑えることができる金属シリサイド配線用スパッタターゲット、及びその製造方法の提供を課題とする。 - 特許庁

This device includes an RTL(register transfer level) timing analysis part 102 which analyzes the circuit description of RTL and detects a multi-cycle path candidate whose delay covering its start point through end point exceeds a clock cycle or not and a check part 103 which collates the multi-cycle path candidate with the multi-cycle path/false path that is designated for analyzing the gate level timing.例文帳に追加

ＲＴＬ（レジスタ・トランスファ・レベル）の回路記述を解析して、開始点から終了点までの遅延がクロック周期を越えているマルチサイクルパス候補を検出するＲＴＬタイミング解析部１０２と、マルチサイクルパス候補と、ゲートレベルのタイミング解析のために指定されるマルチサイクルパス指定・フォールスパス指定とを突き合わせて比較するチェック部１０３とを具備する。 - 特許庁

The compressed gas is injected from the gas gate 10 to make the resin in the channel 6 hollow, and the compressed gas is not injected into a resin molding so that a hollow part is formed.例文帳に追加

成形機から射出された溶融樹脂を金型内のキャビティに導くスプルー、ランナー、樹脂ゲートを含む樹脂流路と、該樹脂流路に加圧ガスを注入するガスゲートとを有し、該ガスゲートから前記加圧ガスを注入して前記樹脂流路の樹脂を中空にし、樹脂成形品には前記加圧ガスを注入せずに中空部を形成しない。 - 特許庁

The embossed decorative sheet which acts as a skin material in an injection molding process, wherein the embossed decorative sheet does not whiten in bending test, is 70% or more in embossing residual factor after injection molding as measured by 60° reflectance and is 20% or less in the rate of gate damage area of the embossing decorative surface.例文帳に追加

射出成形による成形法において表皮材として使用するエンボス加飾シートであって、折り曲げ試験において白化せず、６０°反射率を用いて測定された射出成形後のエンボス残留率が７０％以上、及び、エンボス加飾面のゲートダメージ面積率が２０％以下であることを特徴とするエンボス加飾シート。 - 特許庁

A local selection gate electrode CSG partially selects memory cell transistors MT (for example, memory cell transistors MT_0 to MT_7) and then can make other memory cell transistors MT (for example, memory cell transistors MT_8 to MT_63) unselected, so that a high voltage need not be applied to the memory cell transistors MT having been made unselected.例文帳に追加

局所選択ゲート電極ＣＳＧが、部分的にメモリセルトランジスタＭＴを選択（例えばメモリセルトランジスタＭＴ_0〜ＭＴ_7）することで、その他のメモリセルトランジスタＭＴ（例えばメモリセルトランジスタＭＴ_8〜ＭＴ_63）を非選択状態にすることができ、当該非選択状態とされたメモリセルトランジスタＭＴに高電圧を与える必要がない。 - 特許庁

In addition, the gate mechanism 6 is provided with a card detection mechanism 14 for detecting when the card 2 has been ejected by the card transport mechanism to a removable position at which the card 2 can be removed by a user of the card reader 1, and a card removal prevention mechanism 15 for preventing removal of the card 2 when the card 2 has not been ejected to a removable position at a time of ejection of the card 2.例文帳に追加

また、ゲート機構６は、カードリーダ１のユーザがカード２を抜き取ることが可能な抜取り可能位置までカード搬送機構によってカード２が排出されたことを検出するためのカード検出機構１４と、カード２の排出時に抜取り可能位置までカード２が排出されていない場合にカード２の抜取りを阻止するカード抜取り阻止機構１５とを備えている。 - 特許庁

After a first interlayer insulating film 27 is formed on the first insulating film 23, a third opening (not shown) is formed, and insulating spacers 33 are formed only on the both side walls by forming a plurality of bit lines 29 in a direction perpendicular to the gate electrode, while filling the third opening.例文帳に追加

第１絶縁膜２３上に第１層間絶縁膜２７を形成した後、第１パッド層の表面を露出させる第３開口部（図示なし）を形成し、これを埋立てながら、ゲート電極と直交する方向に複数本のビットライン２９を形成してその両側壁のみに絶縁性スペーサ３３を形成する。 - 特許庁

A group 5 of commutation sequence switching circuits switch the order of ignition of the bidirectional switches 10-18, so that power shortage or output opening does not occur, based on the output of the group 7 of the voltage direction detecting circuits and the logical state of other gate signals for driving the forward semiconductor switches in the same output phase as a PWM command.例文帳に追加

転流シーケンス切り替え回路群５は、電圧方向検出回路群７の出力とＰＷＭ指令と同一出力相内の順方向半導体スイッチを駆動する他のゲート信号の論理状態に基づいて、電源短絡及び出力開放が発生しないように双方向スイッチ１０〜１８の点弧順序を切り替える。 - 特許庁